Добавлен: 10.02.2019
Просмотров: 3036
Скачиваний: 40
Одной из причин возникновения состязаний является неравенство задержек срабатывания логических элементов. Данная ситуация возникает, в частности, когда совместно используются элементы разных серий, к примеру ТТЛ и ТТЛШ, ТТЛ и КМОП и т. п.
З
адержки
в соответствующих цепях можно до
определенного предела уменьшить
пропуская управляющие сигналы с
относительно длинными фронтами через
цепочку последовательно соединенных
инверторов, либо буферных элементов.
Процессы, происходящие при этом
представлены на временной диаграмме.
Так как переключение
вентиля происходит при прохождении
входным сигналом зоны напряжений "0"
- "1", то время в течение которого
второй вентиль изменит выходное состояние
будет меньше длительности фронта
управляющего сигнала
.
Аналогичная ситуация справедлива и для
последующих элементов. Однако, в любом
случае длительность фронта формируемого
сигнала и соответственно задержка в
изменении состояния вентиля не смогут
стать меньше минимальных значений
присущих элементу данной конфигурации.
Выровнять задержки сигналов в соответствующих цепях можно и искусственно увеличивая их там, где они меньше, но этот путь требует индивидуального подбора элементов схем и уменьшает быстродействие устройства в целом.
Если длительность ложного сигнала, обусловленного состязаниями короче, чем интервал времени между моментами изменений управляющих сигналов, то для подавления помех можно использовать устройства, не пропускающие импульсы с длительностью меньше определенной.
Еще один способ борьбы с состязаниями состоит в подборе определенного порядка смены сигналов и состояний комбинационного устройства. Он основан на том, что опасные состязания проявляются в виде помех лишь при смене конкретных комбинаций сигналов на входах схемы. Поэтому в ряде случаев можно предусмотреть такой порядок их чередования, чтобы опасные состязания отсутствовали.
О
дин
из путей реализации данного способа
состоит в использовании специальных
видов кодов, у которых при переходе к
следующему значению меняется либо
минимальное количество разрядов, либо
эти изменения являются такими, что
состязания в цепях разрядов частично
или полностью компенсируют друг друга.
В качестве примера такого кода можно
привести код Грея.
Универсальным способом борьбы с состязаниями является использование идеи синхронизации. При этом результат работы комбинационного устройства фиксируется в некотором запоминающем узле по сигналу синхронизации «С» когда все переходные процессы и состязания закончатся.
4. КОМБИНАЦИОННЫЕ ЦИФРОВЫЕ УСТРОЙСТВА.
Процедура создания (синтеза) комбинационного цифрового устройства подразумевает разработку его принципиальной схемы и реализацию устройства на основе типовых логических элементов, работающих в том или ином базисе.
На первом этапе синтеза определяется общий алгоритм работы проектируемого устройства, то есть описывается функция, которую оно должно выполнять. На втором этапе этот алгоритм конкретизируется, при этом устанавливаются взаимосвязи между входными и выходными сигналами проектируемого устройства. Обычно их задают в табличной форме. На третьем этапе определяются функции, описывающие взаимосвязь входных и выходных сигналов. Они представляются в виде соответствующих комбинаций простейших логических операций. Четвертый этап заключается в том, что каждой простейшей операции, входящей в выражение для полученной функции, ставится в соответствие конкретный логический элемент и устанавливаются связи между ними.
На этом этапе логические элементы обычно идеализируются, то есть считается, что их задержки переключения равны нулю, нагрузочной способность неограниченна и т.п.
В то же время при создании реальных цифровых устройств, разработчик имеет дело с реальными узлами, которым присущи определенные ограничения и особенности. Поэтому формально правильно спроектированная схема может на практике оказаться не работоспособной. Это вызывает необходимость после завершения процедуры синтеза, проводить анализ особенностей функционирования разработанной схемы с учетом параметров и характеристик реальных логических элементов, в ряде случаев оговаривая и их конкретные разновидности, то есть ТТЛ, КМОП и т.п.
4.1 Дешифраторы.
Широкий класс комбинационных устройств представляют собой преобразователи кодов, к которым можно отнести все комбинационные устройства. Они ставят в соответствие коду входного слова определенное значение выходного кода, то есть устанавливают функциональную связь между входной и выходной переменными. Одной из разновидностей преобразователей кодов является дешифратор.
Обобщенный алгоритм его работы может быть определен следующим образом. При любой комбинации входных сигналов, выходной (в виде логического нуля или единицы) формируется лишь на одном из выходов дешифратора, причем номер этого выхода определяется самой кодовой комбинацией.
Так как посредством
n-разрядного двоичного
кода можно задать
комбинаций, то при n входах
у дешифратора должно быть
выходов.
Дешифраторы такого типа называются
полными. Если количество выходов
,
то такой дешифратор относится к неполным.
Д
ля
конкретизации алгоритма работы
дешифратора требуется установить связи
между наборами его входных и выходных
сигналов. Это удобно делать табличным
способом.
Таблица, описывающая функционирование дешифратора с двумя управляющими входами и четырьмя выходами (дешифратора 2→4) имеет следующий вид. Здесь под выходным сигналом понимается наличие на соответствующем выходе логической единицы.
И
з
нее следует, что сигнал формируется
только на одном из выходов и его номер
однозначно связан с видом входной
комбинации. Однако данная таблица не
является единственной. Можно, в частности,
задать алгоритм работы дешифратора и
следующим образом. То есть существует
несколько вариантов устройств, которые
по определению относятся к классу
дешифраторов.
Однако под
дешифратором понимается лишь одно из
них, работа которого описывается
последней таблицей. Это связано с тем,
что если входное слово представлять
как двоичный код (присвоив разряду
вес
,
а
-
),
то номер выхода на котором появится
единичный сигнал будет соответствовать
десятичному числу, определяемому этим
кодом.
В
ыходной
код, формируемый таким дешифратором
называется унитарным кодом логических
единиц.
И
спользуя
правила преобразования табличного
представления функции в аналитическое,
уравнения, связывающие значения входных
переменных
с функциями, описывающими состояние
каждого из выходов можно представить
в таком виде.
О
тсюда
вытекает, что в состав дешифратора 2→4
должны входить четыре двухвходовых
элемента И, и два инвертора, связанные
между собой следующим образом.
Д
ешифратор,
как функциональный элемент отображается
на принципиальных схемах в виде
прямоугольника, в центре которого
помещается символическое буквенное
обозначение DC, соответствующее
функциональной принадлежности элемента.
В левой области располагают символы,
обозначающие функции входов, а в правой
– выходов. В ряде случаев буквенные
обозначения могут опускаться.
А
налогичным
образом, можно синтезировать дешифратор
3→8. Состояния его выходов описываются
таким набором функций, а схема выглядит
следующим образом. Дешифраторы данной
структуры относятся к классу линейных,
так как все элементы, формирующие
выходные сигналы оказываются как бы
выстроенными в одну линию.
М
ежду
входными и выходными сигналами дешифратора
имеется достаточно простая взаимосвязь,
и для дешифратора с n
входами ее можно выразить общей формулой
Здесь
i и j – это
номера входов и выходов дешифратора
-
коэффициенты разложения номера
соответствующего выхода в двоичный
код.
Определить функцию,
описывающую к примеру, состояние десятого
выхода дешифратора 4→16 можно следующим
образом. Здесь n=4, i
меняется от нуля до 3, а j
– от нуля до 15. Для десятого выхода
представление его номера в двоичном
коде будет выглядеть как
и коэффициенты
окажутся равными:
.
То есть функцию
можно определить следующим образом:
.
Как уже отмечалось, вследствие того, что цифровые устройства строятся на реальных логических элементах, параметры которых имеют определенные ограничения, после завершающего этапа синтеза требуется провести анализ характеристик разработанного узла.
Одними из важных показателей любого цифрового устройства являются его быстродействие, энергопотребление и нагрузка на внешние линии по которым поступают управляющие сигналы.
Если принять, что
средняя задержка переключения логического
элемента равна
,
то для дешифратора линейной структуры
любой разрядности время между изменением
входного сигнала и появлением выходного
не превысит
,
так как через
сформируются инверсные значения входных
переменных и еще через
выходные сигналы.
Средняя мощность
потребления определяется количеством
логических элементов, так как мощность
потребляемая каждым из них
практически не зависит от числа входов,
то есть количества обрабатываемых
переменных.
Одной из серьезных проблем в многоразрядных дешифраторах и других сложных цифровых устройствах может стать конечный коэффициент разветвления реальных логических элементов и количество входов, подключаемых к линиям, по которым подаются управляющие сигналы (коэффициент нагрузки). Кроме того, при реализации цифровых устройств на реальных микросхемах малой степени интеграции важным является как количество используемых при этом логических элементов, так и число корпусов. Первый фактор влияет на потребляемую мощность, а второй на габаритные размеры реального узла.
Если рассмотреть линейный дешифратор 4→16, то для его создания понадобится 16 четырехвходовых элементов И и четыре инвертора (элемента НЕ). В составе ТТЛ, ТТЛШ и КМОП серий выпускаются микросхемы содержащие в одном корпусе по два элемента 4И (К555ЛИ6, КР1561ЛИ2) и по шесть элементов НЕ (К155ЛН1, К561ЛН2). Таким образом, для реализации дешифратора 4→16 понадобится 9 (8+1) корпусов микросхем, причем 2 инвертора окажутся невостребованными.
Как уже отмечалось,
максимальная задержка в таком дешифраторе
составит
,
потребляемая мощность будет пропорциональна
количеству логических элементов и при
среднем потреблении каждым из них
,
составит
.
Количество входов логических
элементов, подключенных к линиям
управляющих сигналов, будет равно 9, так
как каждый из сигналов поступает на
один инвертор и восемь логических
элементов. Любой инвертор оказываются
нагруженными на восемь входов схем 4И.
То есть в данном дешифраторе коэффициенты
нагрузки и разветвления не превышают
допустимых пределов.
Однако, в дешифраторе линейной структуры 8→256, каждая из линий управляющих сигналов должна обеспечивать работу 129 входов логических элементов, а инвертор – 128. Так как коэффициент разветвления стандартного ТТЛ вентиля равен 10, то для решения данной проблемы потребуется либо их объединение, либо использование сложных буферных устройств. Требуемое количество корпусов для создания такого дешифратора равно 256+2, так как элемент 8И занимает корпус и дополнительно потребуется 8 инверторов, размещенных в двух корпусах. С ростом разрядности данные проблемы будут усугубляться. Это вызвало необходимость использования других подходов к построению дешифраторов.
Л
огические
функции, описывающие состояния выходов
линейного дешифратора 4→16 выглядят
следующим образом. В каждую из них входит
одна из компонент
.
И
х
можно представить как новые логические
функции
.
Тогда исходные выражения примут вид.
И
з
анализа данной записи следует, что в
состав каждой из функций входит одна
из компонент,
.
Воспользовавшись этим, выражения для
функций
можно представить в виде.
Отсюда следует, что дешифратор 4→16 можно построить, используя лишь двухвходовые логические элементы 2И, которые должны быть соединены следующим образом.
Такая схема выполняет функции дешифратора 4→16, но имеет иную структуру, чем предыдущая и она называется пирамидальной. Таким образом, одно и то же по функциональному назначению устройство может быть реализовано различными способами.
О
собенностью
данной схемы является каскадное
соединение ступеней, переменный
коэффициент нагрузки на входы (он
меняется от 3 в первой до 9 в последней)
и меньшее быстродействие. Задержка в
формировании выходного сигнала здесь
составит
(
в
инверторе и по
в
каждой из ступеней. При построении
дешифратора такой структуры на реальных
микросхемах понадобится только 8 (7+1)
корпусов, так как элементы, содержащие
4 двухвходовых конъюнктора, выпускаются
в одном корпусе.
Е
ще
один вариант дешифратора можно построить,
используя несколько иное разбиение
исходных функций. Если выражения,
описывающие состояния выходов дешифратора
разделить на две примерно равные части
(в случае дешифратора 4→16 пополам), и
ввести новые функции
,
,
то в каждую из исходных
будет входить одна из их конъюнкций.
При этом дешифратор
может быть представлен в виде матрицы
из 16 двухвходовых элементов И, формирующих
выходные сигналы. На их входы должны
поступать функции
,
,
формируемые двумя вспомогательными
дешифраторами 2→4.
О
бщее
количество логических элементов 2И в
такой схеме оказывается равным 28, а
количество корпусов микросхем, требуемых
для ее создания 7+1. Задержка формирования
выходного сигнала составит
,
при коэффициенте нагрузки, 2,3 и 4. Из
сравнительных характеристик трех
структур дешифраторов, следует, что
матричная в целом является более
оптимальной.
С
ростом разрядности ее преимущества
становятся еще более значительными.
Так для дешифратора 8→256 аналогичная
таблица выглядит следующим образом.
При этом предполагается, что матричный
дешифратор имеет каскадно-матричную
структуру.
П
риведенные
рассуждения справедливы в случае
проектирования дешифраторов на отдельных
логических элементах. При их изготовлении
методами интегральной технологии, как
встроенных узлов сложных цифровых
устройств, в качестве схем И применяются
диодные сборки и поэтому основные
характеристики разных структур
дешифраторов будут иными.
Разновидностью дешифратора является дешифратор со с стробированием или дешифратор-демультиплексор. Работу обычного дешифратора можно представить (смоделировать), используя многопозиционный переключатель, на центральный контакт которого подан сигнал логической единицы, предполагая, что номер неподвижного контакта с которым он замыкается определяется управляющим кодом.
В
модели дешифратора-демультиплексора
на подвижный контакт подается произвольный
логический сигнал стробирования S,
который может принимать значение, как
логического нуля, так и единицы.