Файл: PLD-PLS.doc

Анализируя переходные процессы по худшему случаю, считая, что время протекания переходных процессов в комбинационной части автомата _max , а t – время изменения выходных состояний, т.е. время задержки ЭП, то для обеспечения работоспособной схемы необходимо, чтобы задержка в ЭП была бы больше, чем максимальное время задержки в КС.

Для автомата с простыми переходами необходимо, чтобы частота определялась из условия

1/f_max  t_max + 2_max.

Для автомата со сложными переходами частота входных сигналов

1/f_max  (p+1)t_max+(p+2)_max.

здесь р – число переходных состояний.

Достоинства и недостатки синхронных, асинхронных и апериодических схем – см. Конспект.

Состязания в автоматах.

При изменении выходных сигналов 2 или большего числа ЛЭ, вызванных одними и теми же изменениями входных сигналов комбинационной схемы (КС), из-за неравенства задержек возникают состязания (гонки сигналов). Состязания называют критичными, если хоть один сигнал КС во время переходного процесса может измениться более одного раза. Некритичными – если выходные сигналы меняются один раз.

Для синтеза КС, свободной от состязаний, нельзя допускать несоседние изменения состояний входов. Пример – схема неравнозначности. .

Состязаний в ЭП избегают при помощи соседнего кодирования внутренних состояний автомата (отличие на одну инверсию одной переменной).

История развития програмируемых ИС:

ПЛМ – программируемые логические матрицы, ПМЛ – программируемые матрицы логики.

ПЛИС – ППЗУ – PROM

ДЛЯ БОЛЬШОГО ЧИСЛА ПЕРЕМЕННЫХ ПЛМ = PLA

Улучшение архитектуры ПМЛ = PAL,

В 90-х годах стало возможным реализовать на одном кристалле нескольких ПМЛ, объединенных программируемыми соединениями: сложные ПЛУ = PLD = CPLD (Соmplex Рrogram. Logic devices) и гибкие ПМЛ (FLEX).

Параллельно развивались архитектуры вентильных матриц (GA) или БМК. Програмируемые пользователем БМК (FPGA – программируемые полем).

Стандартные ПЛУ (SPLD) и FPGA взаимно дополняют один другого и конкурируют между собой в некоторых применениях.

---

Классификации плис

PROGR. LOGIC
PLD				FLEX				FPGA
SPLD							CPLD
PLA				PROM				PAL
PLS								GAL

---

Структура матриц ПЛМ (SPLD) – две взаимоортогональные матрицы проводников, матрица И и матрица ИЛИ.

Входные сигналы поступают на парафазные входы матрицы И. Конъюнкции.

Выходы матрицы И соединены с входами матрицы ИЛИ (дизъюнкции).

Выходные шины матрицы И – промежуточные или множество термов (product terms).

Программировать можно любые сочетания матриц:

• программируются обе матрицы – ПЛМ=PLA.

• Программируется матрица ИЛИ, матрица И настроена на функцию полного ДШ – PROM.

• Программируется матрица И, матрица ИЛИ имеет фиксированную настройку при которой q промежуточных шин связывается с одним выходом – ПМЛ=PAL.

В последней структуре число промежуточных шин, подсоединяемых к одному выходу, ограничено. В случае необходимости можно для расширения возможностей ПМЛ объединяют выходы с помощью ЛЭ или проводным соединением (для инверсной логики). То, что программируется только одна матрица, упрощает и удешевляет структуру ПМЛ и увеличивает быстродействие. Благодаря упрощению матрицы ИЛИ в структуру ПМЛ добавляют цепи ОС и выходные буферы.



И

ПЛМ

n 

q

ИЛИ m

---



ДШ

ППЗУ

n 

2ⁿ

ИЛИ m

1 n

 

    ₁ ^ ИЛИ

^{    х}

    q ^

ПМЛ

₁

---

q

1 m

 программируемое соединение, ^ фиксированное соединение.

Рис. 1.1.4. Структура ПЛМ-ПМЛ.

Любой ЛЭ с повышенной нагрузочной способностью называется буфером или драйвером. Стробируемые многоразрядные драйверы с Z- состоянием выхода используются для подключения внешних устройств к системной шине данных микропроцессорной системы с помощью операции «монтажное ИЛИ» называются шинные формирователи или шинные драйверы.

В структурных схемах далее использованы следующие обозначения:

И-НЕ &

ИЛИ-НЕ 1

НЕ 1

---