ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 25.12.2021
Просмотров: 5276
Скачиваний: 8
Надежность и отказоустойчивость 191
реализована в виде блочных пересылок, что ведет практически к удвоению про-
пускной способности. Однако, в зависимости от числа процессоров и природы
приложения, шина может стать и «узким местом». Фактически, если шина в тече-
ние значительной части времени не свободна, процессоры могут значительную долю
времени провести в состоянии ожидания. Система с пересылкой сообщений начи-
нает функционировать скорее как сеть, чем как простая шина ввода/вывода.
Одно из решений проблемы пропускной способности — увеличение количества
шин с несколькими процессорами на каждой. Этот подход применен в шине Fastbus,
где общее адресное пространство совместно используется нескольким отдельны-
ми шинами, называемыми сегментами. Сегменты функционируют независимо, но
автоматически объединяются нужным образом, если ведущий из одного сегмента
обращается к ведомому из другого сегмента. Это автоматическое объединение выра-
жается во вмешательстве в трафик всех промежуточных сегментов, поэтому, чтобы
не возникало заторов, применяться оно должно осторожно. Разумное использование
узлов с промежуточным хранением совместно с сетевым протоколом передачи сооб-
щений могут еще более сократить перегрузку путем сглаживания нагрузки, разре-
шая одновременное объединение как двух, так и нескольких сегментов.
Надежность и отказоустойчивость
Надежность и отказоустойчивость — важнейшие аспекты проектирования шин.
Основные надежды здесь обычно возлагают на корректирующие коды, которые
позволяют обнаружить отказ одиночного элемента или шумовой выброс и автома-
тически парировать ошибку. Подобный подход, широко практикуемый в системах
памяти, применительно к шинам порождает специфические проблемы.
В шинах отдельные функциональные группы сигналов (сигналы адреса, дан-
ных, управления, состояния и арбитража) предполагают независимые контроль
и коррекцию. При наличии множества небольших групп сигналов метод коррек-
тирующих кодов становится малоэффективным из-за необходимости включения
В шину большого числа контрольных линий. Кроме того, в шинах весьма вероятно
одновременное возникновение ошибок сразу в нескольких сигналах. Для учета
такой ситуации необходимо увеличивать разрядность корректирующего кода, то
есть вводить в шину дополнительные сигнальные линии. Достаточно неясным ос-
тается вопрос защиты одиночных сигналов, в частности сигналов тактирования
и синхронизации.
Вычисление корректирующих кодов и коррекция ошибок требуют дополни-
тельного времени, что замедляет шину.
Усложнение аппаратуры, обусловленное использованием корректирующих
ходов, ведет к снижению общей надежности шины, в результате чего суммарный
выигрыш может оказаться меньше ожидаемого. В силу приведенных соображений
становится ясным, почему проектировщики постоянно ищут альтернативные спо-
собы обеспечения надежности и отказоустойчивости шин.
Достаточно хорошие результаты дают так называемые «высокоуровневые» под-
ходы. Здесь вместо отслеживания каждого цикла шины производятся контроль
и коррекция более крупных единиц, например целых блоков данных или закон-
ченной программной
192 Глава 4. Организация шин
При наличии в системе избыточных процессоров и шин возможен перекрест-
ный контроль, причем программное обеспечение может производить изменения
в конфигурации системы и предупреждать оператора о необходимости замены оп-
ределенных блоков. Даже если шина имеет встроенные средства коррекции оши-
бок, желательно дополнять их некоторым дополнительным уровнем «разумнос-
ти» для предотвращения такой постепенной деградации системы, компенсировать
которую имеющийся механизм коррекции будет уже не в состоянии.
При разработке аппаратуры необходимо обязательно учитывать определенные
требования, связанные с обеспечением отказоустойчивости. Так, если обнаружена
ошибка, то для ее коррекции должна быть предусмотрена возможность повторной
передачи данных. Это предполагает, что оригинальная передача не должна приво-
дить к необратимым побочным эффектам. Например, если операция чтения с пе-
риферийного устройства вызывает стирание исходных данных или сбрасывает
флаги состояния, успешное повторное чтение становится невозможным. Другой
пример: работа с буферной памятью типа FIFO (First In First Out), работающей по
принципу «первым прибыл, первым обслужен», где ошибочные данные внутри
очереди недоступны и поэтому не могут быть откорректированы.
Чтобы учесть подобные ситуации, при разработке адресуемой памяти необхо-
димо предусмотреть буферы, а очистка ячеек и сброс флагов должны быть не побоч-
ными эффектами, а выполняться только явно с помощью определенных команд.
Память типа FIFO может быть снабжена адресуемыми буферами, предназначен-
ными для хранения данных вплоть до завершения передачи.
Стандартизация шин
Стандартизация шин позволяет разработчикам различных устройств вычислительных
машин работать независимо, а пользователям — самостоятельно сформировать
нужную конфигурацию-ВМ. Появление стандартов зависит от разных обсто-
ятельств. Часто стандарты разрабатываются специализированными организация-
ми. Так, общепризнанными авторитетами в области стандартизации являются IEEE
(Institute of Electrical and Electronics Engineers) — Институт инженеров по элект-
ротехнике и электронике) и ANSI (American National Standards Institute) — Нацио-
нальный институт стандартизации США. Многие стандарты становятся итогом
кооперации усилий производителей оборудования для вычислительных машин.
Иногда в силу популярности конкретных машин реализованные в них решения
становятся стандартами де-факто, однако успех таких стандартов во многом опре-
деляется их принятием и утверждением в IEEE и ANSI.
В табл. 4.2-4.5 приведены основные характеристики некоторых распространен-
ных шин, как стандартных, так и претендующих на роль таковых.
Таблица 4.2.
Стандартные системные шины общего применения
Характеристика
Разработчик
Ширина шины
VME
Motorola, Philips,
Mostek
128
Futurebus
IEEE
96
Multibus II
Intel
96
Стандартизация шин 193
Ч
I
Характеристика
Мультиплексирование
адреса/данных
Разрядность адреса, бит
Разрядность данных, бит
Вид пересылки
Количество ведущих
Арбитраж
Расщепление транзакций
Протокол
Тактовая частота, МГц
Полоса пропускания при
одиночной пересылке,
Мбайт/с
Полоса пропускания при
групповой пересылке,
Мбайт/с
Максимальное количество
устройств
Максимальная длина
шины, м
Стандарт
VME
Нет
16/24/32/64
8/16/32/64
Одиночная или
групповая
Несколько
Централизованный
Нет
Асинхронный
Нет данных
25
28
21
0,5
ШЕЕ 1014
Futurebus
Да
32
16/32/64/128
Одиночная или
групповая
Несколько
Централизованный
или децентрализо-
ванный
Возможно
Асинхронный
Нет данных
37
95
20
0,5
IEEE 896.1
Multibus II
Да
32
Одиночная или
групповая
Несколько
Децентрализо-
ванный
Возможно
Синхронный
10
20
40/80
21
0,5
ANSI/IEEE 1296
Таблица 4.3.
Системные шины высокопроизводительных серверов
Характеристика
Разработчик
Мультиплексирование
адреса/данных
Разрядность адреса, бит
Разрядность данных, бит
Вид пересылки
Количество ведущих
Арбитраж
Расщепление транзакций
Summit
HP
Нет данных
48
128/512
Одиночная или
групповая
Несколько
Централизованный
Есть
Challenge
SGI
Нет данных
40
256/1024
Одиночная или
групповая
Несколько
Централизованный
Есть
XDBus
Sun
Да
Нет данных
144/512
Одиночная или
групповая
Несколько
Централизо-
ванный
Есть
194 Глава 4. Организация шин
Таблица 4.3 (
продолжение)
Характеристика
Протокол
Тактовая частота, МГц
Полоса пропускания при
одиночной пересылке,
Мбайт/с
Полоса пропускания при
групповой пересылке,
Мбайт/с
Максимальная длина
шины, м
Стандарт
Summit
Синхронный
60
60
960
0,3
Нет
Challenge
Синхронный
48
48
1200
0,3
Нет
XDBus
Синхронный
66
66
1056
0,4
Нет
Таблица 4.4.
Системные шины персональных вычислительных машин
Характеристика
Разработчик
Ширина шины
Мультиплексирование
Разрядность адреса,
бит
Разрядность данных,
бит
Вид пересылки
Арбитраж
Расщепление
транзакций
Количество ведущих
Протокол
Тактовая частота, МГц
NuBus
Texas
Instruments
96
Да
32
32
Одиночная
или груп-
повая
Централизо-
ванный
Нет
Несколько
(ограни-
чено)
Синхронный
10
ISA
8/16
IBM
62/98
Нет
20/24
8/16
Одиночная
или груп-
повая
Нет данных
Нет данных
Один
Синхронный
4,77/8,33
EISA
AST, Compaq,
Epson, HP,NEC,
Olivetti, Tandy,
Wyse, Zenith
98/100
Нет
24/32
16/32
Одиночная или
групповая
Централизованный
Возможно
Один
Синхронный
8,33
FSB Pentium 4
Intel
Нет данных
Нет
36
64/128
Одиночная
или груп-
повая
Нет данных
Да
Нет данных
Синхронный;
400(баз.100):
533(баз.133);
800(ожида-
ется)
Характеристика
Полоса пропускания
при oдиночной
пересылке, Мбайт/с
NuBus
40
ISA 8/16
33
Таблица 4.5. Шины ввода/вывода
Характеристика
Разработчик
Ширина шины
Мультиплексирование
адреса/данных
Разрядность адреса, бит
Разрядность данных,
бит
Вид пересылки
Количество ведущих
Арбитраж
Расщепление транзакций
Протокол
Тактовая частота, МГц
Полоса пропускания при
одиночной пересылке,
Мбайт/с
Полоса пропускания при
групповой пересылке,
Мбайт/с
Максимальное коли-
чество устройств
Максимальная длина
м
Стандарт
PCI
Intel
124/128
Да
32/64
32/64
Одиночная
или групповая
Несколько
Централизо-
ванный
Нет
Синхронный
33/66
33
132/520
Нет данных
0,5
Нет
EISA
33
SCSI
50
Да
Нет данных
8
Одиночная .
или групповая
Несколько
Децентрализо-
ванный
Возможно
Синхронный и
асинхронный
5/10
1,5 (асинхрон-
ный); 5 (син-
хронный)
1,5 (асинхрон-
ный); 5(син-
хронный)
7
25
ANSI Х3.131-
1986
SCSI-2
Варьируется
Да
Нет данных
8/16/32
Одиночная
или групповая
Несколько
Децентрализо-
ванный
Возможно
Синхронный и
асинхронный
10/20/40/80
5-40 (син-
хронный)
40/80/160/
320(син-
хронный)
7
25
ANSI Х3.131-
199х
FSB Pentium 4
1060(133);
3200(400);
4200(533)
IDE
40
Нет
2
16
Групповая
Один
Нет данных
Нет
Асинхрон-
ный
Нет данных
Нет данных
До 200
2(только
диски)
0,5
ANSI X3T9.2/
90-14
Контрольные вопросы
• .
1. Перечислите основные виды структур взаимосвязей вычислительной машины.
2. Какие параметры включает в себя полная характеристика шины?
Контрольные вопросы 195