Файл: Преобразователи кодов.docx

Скачать файл
Заказать решение

ВУЗ: Не указан

Категория: Не указан

Дисциплина: Не указана

Добавлен: 23.11.2023

Просмотров: 95

Скачиваний: 1

ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.

Министерство образования и науки Республики Казахстан

Карагандинский государственный технический университет

Кафедра ИВС

Лабораторная работа №2

по дисциплине: “Схемотехника”

Тема: “ Преобразователи кодов”

Выполнил:

студент гр. ИС-16-1п

Сейткалиев Д.Ө.

Принял:

ст.преп. Триков В.В

Караганда 2017

Цель работы: Ознакомление с основными характеристиками и испытание интегральных преобразователей кодов (дешифратора, шифратора, демультиплексора и мультиплек­сора).

Учебные задания и методические указания к их выполнению:

Задание 1. Запустить лабораторный комплекс Labworks и среду МS10 (щёлкнув мышью на команде Эксперимент меню комплекса Labworks). Открыть файл 30.6.ms10, размещённый в папке Circuit Design Suite 10.0 среды МS10, или собрать на рабочем поле среды MS10 схему для испытания дешифратора DC (рис. 30.6) и установить в диалоговых окнах компонентов их параметры или режимы работы. Скопировать схему (рис. 30.6) на страницу отчёта.

С
хема (рис. 30.6) содержит:

• интегральный дешифратор DC (decoder) 3х8, имеющий 3 информационных входа A, B и C (для кода 421), 8 выходов (Y0, …, Y7) и преобразующий позиционный 3-разрядный двоичный код в унитарный "1 из 8": в выходной 8-раз­­рядной кодовой комбинации только одна позиция занята единицей, а все остальные – нулевые (см. рис. 30.7, справа). В зависимости от входного двоичного кода, например 001, на выходе DС появляется сигнал 1 только на одной (второй, см, рис. 30.6) из 8-ми выходных линий, к которым подключены пробники Х0, …, Х7.

Данный тип шифратора относится к шифраторам с разным уровнем вхо­дных и выходных сигналов: активные входные уровни соответствуют уро­в­ню логической 1, а активные выходные сигналы – уровню логического 0. Для получения активных выходных уровней, равных 1, к выходам дешифратора подключено восемь инверторов С0, …, С7;

• логический генератор слова XWG1 (fг = 500 кГц) с записанными логическими словами в его ячейки памяти
, которые эквивалентны десятичным числам от 0 до 7 (см. рис. 30.7, слева);

• логический анализатор XLA1, на экран которого выводятся временные диаграммы как трёх входных (А, В, С), так и восьми (Y0, Y1, …, Y7) выходных сигналов при пошаговом режиме Step генератора XWG1;

• источник VCC, напряжение 5 В с выхода которого подано на инвертор NOT. Логический 0 с инвертора подается на управляющий вход деши­фратора DC: при дешифратор находится в активном состоянии.

З
апустить программу моделирования дешифратора. Щёлкая мышью на кнопке Step генератора XWG1, последовательно подавать на вход дешифратора логические слова. Убедиться, что при подаче на вход дешифратора каждой новой двоичной кодовой комбинации засвечивается только один пробник, который "распознаёт" свой входной код.

Скопировать временные диаграммы входных и выходных сигналов де­шифратора на страницу отчёта. По результатам моделирования составить и заполнить таблицу переключений (функций на вы­ходах дешифратора DC 3х8.










Таблица истинности дешифратора 3x8:

№
A
B
C
G
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7

1
0
0
0
1
1
0
0
0
0
0
0
0

2
0
0
1
1
0
1
0
0
0
0
0
0

3
0
1
0
1
0
0
1
0
0
0
0
0

4
0
1
1
1
0
0
0
1
0
0
0
0

5
1
0
0
1
0
0
0
0
1
0
0
0

6
1
0
1
1
0
0
0
0
0
1
0
0

7
1
1
0
1
0
0
0
0
0
0
1
0

8
1
1
1
1
0
0
0
0
0
0
0
1



Задание 2. Открыть файл 30.8.ms10, размещённый в папке Circuit Design Suite 10.0 среды МS10, или собрать на рабочем поле среды MS10 схему для испытания шифратора СD (рис. 30.8) и установить в диалоговых окнах ком­понентов их параметры или режимы работы.

Скопировать схему (рис. 30.8) на страницу отчёт

Интегральный шифратор CD 8х3 (из 8 в 3) имеет 8 входов D0, D1, …, D7, подключенных к выходам Y0, Y1, …, Y7 дешифратора DC, и три инверсных выхода А0, А1, А2, к которым через инверторы С0, С1, С2 подключены логические пробники Х0, Х1, Х2 и семисегментный индикатор Ind. Содер­жимое ячеек памяти генератора слова XWG1: 000, 001, …, 111 (см. рис. 30.7, слева).

Запустить программу моделирования шифратора. Щёлкая мы­шью на кнопке Step генератора XWG1, последовательно подавать на вход дешифратора логические слова. Убедиться, что при подаче с выхода DC на вход шифратора СD 8-разрядной последовательности, в которой только одна позиция занята единицей, а остальные  нулями, на выходе шифратора формируются 3-разрядные двоичные коды A0A1A2, где А0 = А, А1 = В и А2 = С, соответствующие двоичным кодовым комбинациям на входе де­шифратора DC.

По результатам моделирования (по засвечиванию логических пробников Х0, Х1, Х2 и показаниям индикатора Ind) составить и заполнить таблицу переключений на выходе шифратора CD 8х3.

Преобразовать схему дешифратора DC 3х8 и шифратора CD 8х3 (см. рис. 30.8) в схему DC 2х4 и шифратора CD 4х2, отсоединив провод С, подходящий к дешифратору, и провод A2 с выхода шифратора, и составить таблицы переключений дешифратора 2х4 и шифратора 4х2.

Таблица истинности шифратора 8x3:

№
D0
D1
D2
D3
D4
D5
D6
D7
A0
B0
C0

1
1
0
0
0
0
0
0
0
0
0
0

2
0
1
0
0
0
0
0
0
0
1
0

3
0
0
1
0
0
0
0
0
1
1
0

4
0
0
0
1
0
0
0
0
0
0
1

5
0
0
0
0
1
0
0
0
1
0
0

6
0
0
0
0
0
1
0
0
1
0
1

7
0
0
0
0
0
0
1
0
0
1
1

8
0
0
0
0
0
0
0
1
1
1
1





Таблица истинности шифратора 4x2:

№
D0
D1
D2
D3
A0
A1

1
1
0
0
0
0
0

2
0
1
0
0
1
0

3
0
0
1
0
0
1

4
0
0
0
1
1
1



Таблица истинности дешифратора 2x4:

№
A0
A1
D0
D1
D2
D3

1
0
0
1
0
0
0

2
1
0
0
1
0
0

3
0
1
0
0
1
0

4
1
1
0
0
0
1



З
адание 3. Открыть файл 30.9.ms10, размещённый в папке Circuit Design Suite 10.0 среды МS10, или собрать на рабочем поле среды MS10 схему для испытания демультиплексора DMS (рис. 30.9) и установить в диалоговых окнах ком­понентов их параметры или режимы работы.

Демультиплексор
DMS 1х8 (из 1 в 8) (рис. 30.9) имеет один информационный вход (с активными высоким G1 и низким G2 уровнями), три адресных А, В, С входа, разрешающий GL вход с активным низким уровнем и восемь Y0, Y1, …, Y7 инверсных выходов, соединённых с входами логического анализатора XLA1. На вход анализатора также подаются сигналы с адресных входов А, В, С. С помощью ключей А, В и С можно сформировать восемь трёхразрядных двоичных адресных слов. При последовательной подаче формируемых ключами адресных слов от 111 до 000 на экран анализатора XLA1 при моделировании выводятся 8-разрядные кодовые последовательности с одним активным (низким) уровнем.

Для обеспечения медленного перемещения лучей на экране анализатора XLA1 установить частоту его таймера fa = 500 Гц и число импульсов, приходящихся на одно деление, Clocs/div = 80.

Задать код ключей 111 и щелкнуть мышью на кнопке Run/Stop. Кривые адресных и выходных логических сигналов медленно разворачиваются во времени на экране анализатора.

Остановить (щелчком мыши на кнопке Stop) процесс моделирования при приближении лучей анализатора к линии разметки экрана.

Повторять перечисленные выше операции для спадающих счётных комбинаций адресных сигналов (с 110 до 000) до тех пор, пока не будет записан процесс моделирования при адресном слове 000 (см. рис. 30.9, справа).

Убедиться, что для каждой комбинации адресных сигналов демультиплексор формирует логический 0 на одном из восьми выходов, номер которого соответствует определенному кодовому слову на входе, т. е. демультиплексор подобен коммутатору, посредством которого поток цифровой информации разделяется на 8 выходных потоков.

Скопировать схему (рис. 30.9) и временные диаграммы входных и выходных сигналов на страницу отчёта.

Если адресные входы А, В и С принять в качестве информационных входов, а вход G1 (G2) в качестве входа разрешения работы, то мультиплексор превратится в дешифратор.



Задание 5. Открыть файл 30.12.ms10, размещённый в папке Circuit Design Suite 10.0

Смотрите также файлы