ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 15.06.2025
Просмотров: 4539
Скачиваний: 2
13.8. RAM
Правый инвертор выдаст L. После этого будет настроен на Н левый инвертор. Точно также можно записать L в ЗУ, подав Н на шину данных — DL. При считывании ячейка вновь выбирается с помоп];ью числовой шины. На шинах данных может быть считан запомненный бит.
шина данных |
шина данных |
DL |
-.DL |
Рис . 13.6. Ячейка ЗУ типа RAM, выполненная с помощью |
КМОП-техно- |
логии. |
J\RR считывания с обеих шин данных используется один симме тричный усилитель считывания. Имеется также усилитель записи.
13.8.2.Пример работы RAM
Вкачестве примера представим типичную схему RAM. Емкость данного ЗУ представляет 2К х 8 бит, или 2К байт. Логический символ представлен на рис. 13.7.
Вход -^CS (chip select, «выбор чипа»), который также называют -^СЕ обеспечивает выбор данной схемы, если к одной шине под ключено несколько ЗУ. Если -^CS = Н^ то схема находится в режи ме хранения с уменьшенным потреблением тока.
Поскольку эта схема должна быть подключена к шине данных, она имеет выходы типа tristate («с тремя состояниями»), которые могут быть сделаны высоокомными с помоп];ью сигнала ->0Е — Н.
В соответствии со своей емкостью схема ЗУ имеет 11 адресных
входов AQ-AIQ, При RD/-^WR |
— Н содержимое ячейки ЗУ может |
быть считано, при RDf-^WR |
= L в нее можно записывать. |
Глава 13. Цифровые ЗУ
Ао |
_ |
RAM 2Кх8 |
|
А, |
_ |
||
Аг |
_ |
||
Аг |
_ |
||
А, |
_ |
||
As |
_ |
2047 |
|
Аб |
_ |
||
Ai |
_ |
Ai _
Аэ _ А\о _
-^OE—AQX -CS—A G2
2C3 [WRITE]
1,2 EN[READ]
Do |
V4 |
A,Z4 |
^> |
||
Ds |
||
De |
||
D, |
Рис. 13.7. RAM с емкостью ЗУ 2К x 8 бит.
На временной диаграмме (рис. 13.8) представлен цикл считыва ния. На протяжении всего цикла считывания должно быть
RD/^WR = Н.
Когда значащие адреса подводятся к адресной шине, вначале с по мощью -^CS выбирается схема, затем выход может быть активиро ван с помощью ^ОЕ. После декодирования адресов в RAM значащие данные находятся на шине данных.
Внесенные во временную диаграмму интервалы времени опреде ляются следующим образом:
tjic — время цикла считывания — read cycle time.
В этот интервал времени может быть проведен полный цикл считы вания. Интервал времени является важным, когда проводится много циклов считывания один за другим.
1АА — время выборки адреса — address access time.
Если к адресной шине приложены значащие адреса, то после интер вала времени, обозначаемого как время выборки адреса, на шине данных находятся значащие данные.
13.8. RAM 299
tco — минимальное время действия сигнала ^ОЕ = L до появле ния данных на шине данных.
too — интервал времени, в течение которого данные еш;е находят ся на шине данных после того, как сигнал -^ОЕ перешел на уровень Н.
|Ч— |
tRC |
•! |
|
1АЛ |
j |
А |
! |
||||||||
адресная |
i |
значащие адреса |
\in i |
, |
|||||
шина |
|||||||||
п.. |
i |
||||||||
t |
|||||||||
-,С5 |
А |
1 |
|||||||
/ |
|||||||||
tco |
i |
||||||||
А |
' ^ |
||||||||
^ОЕ |
|||||||||
~ |
\ |
^ |
|||||||
i |
/ |
||||||||
i |
|||||||||
А |
! ho |
•> |
|||||||
RDI-.WR |
|||||||||
г значащие да? |
t |
||||||||
шина |
А |
\ |
|||||||
данных |
\ |
шые |
i |
||||||
t |
|||||||||
Рис. 13.8. Цикл считывания RAM. |
|||||||||
На рис. 13.9 представлена |
временная |
диаграмма цикла записи. |
|||||||
В одном |
цикле записи |
всегда |
-^ОЕ |
= Н |
и передаюш;ий блок (как |
||||
правило, микропроцессор) может выдавать данные на шину дан ных. Для записи в ячейку ЗУ должны быть справедливы равенства RD/-WR = L и ^CS = L. Различают два случая:
1.Ранняя запись (early write). При этом в течение всего цикла записи RDj-^WR = L, а процесс записи запускается отрица тельным фронтом сигнала -^CS. Цикл ранней записи изобра жен на рис. 13.9.
2.Поздняя запись (late write). При этом в течение всего цикла записи -iC5 = L, а процесс записи запускается отрицательным
300 Глава 13. Цифровые ЗУ |
||||||
фронтом сигнала RD/-^WR |
= L. Здесь в противовес циклу |
|||||
ранней записи RDj-^WR |
= L и -^CS = L меняются ролями. |
|||||
1 |
twc |
тt • • |
||||
адресная |
к |
|||||
( |
значащие адреса |
|||||
шина |
||||||
\ |
(AS |
\ |
(fv |
г |
tAH |
|
nCS |
А |
к |
t |
|||
-^OE
RDI^WR
шина |
•(значащие данные/- |
данных |
-И<- |
Рис. 13.9. Цикл записи RAM (early write, ранняя запись).
На временной диаграмме зафиксированы следующие временные интервалы:
iwc — время цикла записи — write cycle time. В течение этого интервала времени может быть проведен полный цикл записи.
IDS — соответствует времени установки (setup time).
toH — соответствует времени удержания (hold time) D-триг- гера. В течение зафиксированного этими интервалами отрезка времени данные должны стабильно находиться на шине дан ных.
tAS — время установки адреса (address time set).
IAH — время удержания адреса (address hold time).