Глава 13. Цифровые ЗУ
представляет собой блок полупроводникового ЗУ, в котором хра нится адрес ячейки ЗУ, в которой будет осуществлена следующая запись. Это будет адрес, который на 1 ниже того, по которому за писывали перед этим. В указателе «считывание» хранятся адреса ячеек ЗУ, из которых будет производиться следующее считывание. После процесса считывания указатель производит снижение на 1. Следовательно, запомненные данные стоят между обоими указате лями, как это показано на блок-схеме. Дополнительно имеется flag (индикатор) почти заполненного или почти пустого ЗУ {F/F). На половину заполненное ЗУ показывает индикатор HF.
DL2 |
DL, |
^DL 1 |
-DL2 |
шины данных |
шины данных |
Рис . 13.15. Принципиальная схема RAM-ячейки с двумя входами.
Вход -1RST (reset) позволяет установить ЗУ в исходное состоя ние, то есть стирается.
Логический символ FIFO показан на рис. 13.17.
13.12. Каскадирование ЗУ
Во многих случаях появляется необходимость составления ЗУ из многих схем. Это имеет место, когда:
1.Не хватает емкости ЗУ. Следует различать, когда использу ются слишком короткие слова и когда применяется слишком малое количество ячеек ЗУ.
13.13. Увеличение длины слов 309
2.Блок ЗУ должен состоять из энергонезависимых ROM и энер гозависимых ЗУ с записью и считыванием.
3.Из-за соображений стоимости необходимо комбинировать бы стрые и медленные ЗУ.
D. |
|
|
|
|
|
|
|
|
ячейка ЗУ О |
|
|
RdEn. |
управление |
указатель] |
ячейка ЗУ 1 |
|
|
ячейка ЗУ 2 |
|
|
RdClk. |
синхронным |
"считыва |
|
|
считыванием |
ния" |
DualPort |
|
|
|
|
|
SRAM |
|
|
-.RST. |
Reset |
|
64 1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
указатель |
ячейка ЗУ 61 |
|
|
|
|
ячейка ЗУ 62 |
|
|
WrClk - |
управление |
"запись" |
|
|
ячейка ЗУ 63 |
|
|
|
|
|
WrEn- |
синхронной |
|
|
|
|
|
|
|
логикой |
|
|
|
Q |
|
|
|
|
|
|
|
|
|
|
|
|
|
- |
InRdy |
|
|
|
указатель |
I |
OutRdy |
|
|
|
состояний |
— |
F/E |
|
|
|
|
— HF
Рис. 13.16. Блочная схема FIFO-ЗУ SN74ACT2226.
13.13. Увеличение длины слов
Пусть, например, в шине данных должно быть реализовано слово с длиной 8 бит, а в нашем распоряжении имеются схемы ЗУ с длиной слова 4 бит. В этом случае их можно соединить между собой так, как это показано на рис. 13.18. К отдельным схемам (ЗУ адресная шина и шина данных) подводятся идентично. Вход и выход данных первой схемы ЗУ подключена для передачи от нулевого до 3-го бита в шину данных, в то время как вход и выход данных другой схемы ЗУ подсоединены ]\ля передачи по шине данных от 4-го до 7-го битов.
13.14.Увеличение емкости ЗУ
втех случаях, когда число ячеек в ЗУ должно быть увеличено, не обходимо включать вместе несколько ЗУ меньшей емкости.
Ниже даны несколько примеров ^\ля ЗУ с емкостью 8 К х 8 бит. Для данного ЗУ необходимо объединить 4 отдельных схемы ЗУ с емкостями 2 К X 8 бит. Это ЗУ должно быть подключено к адресной шине с разрядностью 16 бит. Разрядность шины данных составляет 8 бит. Отдельные схемы ЗУ емкостью 2 К х 8 бит имеют 11 адресных портов Ло-Аю-
FIFO 64 1
|
^RST—Q |
RESET |
INRDY |
InRdy |
|
WrEn |
WRTEN |
|
OUTRDY |
OutRdy |
|
WrClk |
|
|
>WRTCLK ALMOST FULL/EMPTY |
F/E |
|
RdEn |
RDEN |
HALF FULL |
HF |
|
RdClk |
>RDCLK |
|
|
|
D Г1—^
Р и с . 13 . 17 . Логический символ F I F O - З У SN74ACT2226.
|
|
|
|
|
11 -битная адресная шина |
RAM 2Кх4 |
|
RAM 2Кх4 |
|
о . ^ _ о |
|
|
|
|
И ю / |
2047 |
|
lO; |
2047 |
|
|
А,ЗоИ - |
|
A,3DH- |
G1 |
AV^— |
Gl |
AV^— |
G2 |
|
D •и |
C|G2 |
|
D |
r Q 1C3[WR] |
|
rQ 1C3[WR] |
|
1,2EN[RD] |
|
1,2EN[RD] |
|
|
|
DQc DQs |
|
|
DQ. DQy |
8-битная шина данных
•.CS nOE RbW
Р и с . 13 . 18 . Увеличение длины слов З У до 8 бит
Задача, которую необходимо решить при соединении в один блок нескольких схем ЗУ, заключается в обеспечении такого декодирова-
13.14' Увеличение емкости ЗУ 311
ния адресных линий Ац-Ах^^ которое было бы нацелено на выборку ячеек памяти в отдельных схемах ЗУ, Ниже представлено несколько обыч но используемых решений этой задачи с тремя RAM и одной ROM.
13.14.1. Полное декодирование
При полном декодировании используются все адресные шины и ка ждая ячейка ЗУ имеет только один адрес.
Эти условия можно обеспечить, применяя демультиплексор с 4 выходами, которые подключены ко входам выбора чипа ->С5 четы рех схем ЗУ (рис. 13.19). Входы демультиплексора подключаются к адресным шинам АЦ и А^.
Адресные шины с более высокими номерами от Лхз до Ai^ под ключаются ко входу выбора чипа демультиплексора с помош;ью вен тиля ИЛИ с тем, чтобы при адресах, которые выше IFFFY {Н «шестнадцатиричный») не затрагивалась ни одна из схем.
Адресный план системы (рис. 13.19) показан в табл. 13.2. Адреса ячеек ЗУ представлены на основе шестнадцатиричного способа за писи и с помощью двоичного представления. Таблица показывает, что ячейки лежат плотно. Следовательно программист может дан ные перезаписывать произвольно (но не в ДОМ), не принимая во внимание какие-либо пробелы. Самым высоким адресом является IFFFH = 4 X 2048 — 1, что соответствует емкости ЗУ 8 К.
Таблица 13.2. Адресный план системы полного декодирования, показан ной на рис. 13.19. Приведены самые низкие и самые высокие адреса для каждого ЗУ.
Схемный |
|
|
Адрес |
|
|
|
|
|
Адрес (двоичный) |
|
|
|
|
|
|
узел |
(шестнадца |
15 |
14 |
13 |
12 |
11 |
10 |
9 |
8 |
7 |
6 |
5 |
4 |
3 |
2 |
|
1 0 |
тиричный) |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
(ROM) |
0 |
|
7 |
F |
F |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
2 |
0 |
|
8 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
(RAM) |
0 |
|
F |
F |
F |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
3 |
1 |
0 |
|
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
(RAM) |
1 |
|
7 |
F |
F |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
4 |
1 |
8 |
|
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
(RAM) |
1 |
|
F |
F |
F |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
в последнее время декодирование адресов для систем ЗУ часто про водят с помощью логических схем, которые рассматриваются в главе 14.
3 12 Глава 13. Цифровые ЗУ
-УОЕ
R/-.W
DX
nCS
EN
1
2
>\
Hi
Adressbus
|
|
RAM2KX8 |
|
|
|
-NЮ/ |
2047 AV |
00 N |
|
nCS |
|
A,3D |
|
Do\ |
|
~^^^ОЕ" G1 |
|
|
|
-ЗД |
G2 |
|
|
|
|
1СЗ [WRITE] |
• |
^ |
|
|
|
|
|
1,2EN[READ] |
|
|
|
|
RAM 2Kx8 |
|
|
|
- N |
10/ |
2047 AV |
Qo |
|
|
|
|
|
|
dG2 |
A,3D |
|
|
|
|
|
|
|
/г/-1^г. |
1C3 [WRITE] |
|
|
|
"13 |
|
|
|
|
|
1,2EN[READ] |
|
|
|
|
RAM 2Kx8 |
|
|
|
V l i o / |
2047 AV |
a N |
|
-.csrO Gl |
|
W |
Do\ |
|
A,3D И |
|
^^OE |
|
|
|
л^-^Г^ |
G2 |
|
hr~m |
|
•и 1,2EN[READ]1CЗ[WЮTE] |
|
|
|
|
ROM 2Kx8 |
|
|
|
-N10/ |
2047 AV |
a |
•N |
|
|
|
|
r e ^ |
d EN
Datenbus
Р и с . 13 . 19 . Полное декодирование системы с ЗУ емкостью 8 К.
13,14.2. Частичное декодирование
При частичном декодировании используются не все адресные ши ны. В системе, показанной на рис. 13.20 для декодирования адрес ных линий Ац иАи применен демультиплексор. Для того, чтобы уменьшить аппаратурные затраты, более высокие адресные линии
