ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 15.06.2025
Просмотров: 4554
Скачиваний: 2
14.4' PLA 331
Таблица 14.4. Таблица запуска для RS-триггеров двоичного счетчика по модулю 5.
рш |
хо = 0 |
Xo = I |
||||||||||||||||
р : ^ |
тэга |
R2S2 |
RiSi |
RoSo |
R2S2 |
RiSi |
RQSO |
|||||||||||
М) |
||||||||||||||||||
0 |
0 |
0 |
do |
do |
01 |
01 |
do |
do |
||||||||||
0 |
0 |
1 |
do |
01 |
10 |
do |
do |
10 |
||||||||||
0 |
1 |
0 |
do |
Od |
01 |
do |
10 |
01 |
||||||||||
0 |
1 |
1 |
01 |
10 |
10 |
do |
Od |
10 |
||||||||||
1 |
0 |
0 |
10 |
dO |
do |
10 |
01 |
01 |
||||||||||
R2S2 |
RiS, |
RQSO |
||||||||||||||||
dO |
dO |
dO |
/ |
dO |
Od |
0 |
dO |
2 |
Л)1 |
j,y |
(op |
do |
||||||
b6 |
2 |
6 |
d |
|||||||||||||||
(5 |
dO |
dO |
||||||||||||||||
5 |
||||||||||||||||||
7 |
6 |
T5 |
1 |
|||||||||||||||
Po |
\ |
i |
'\Л |
|||||||||||||||
do |
© do |
do |
fb\\ |
ЛоЛ |
Od |
dO |
(ГГ 10 |
10 |
||||||||||
Px |
P, |
P, |
||||||||||||||||
Рис. 14.9. Диаграмма Карно-Вейча для запуска |
RS-триггеров. |
|||||||||||||||||
Из диаграммы Карно-Вейча получаем уравнения: |
||||||||||||||||||
(14.1) |
||||||||||||||||||
1 |
||||||||||||||||||
So = ^PQ^PIP2X |
V -РоА-'-Ргж V |
-^PQ^PI^X |
(14.2) |
|||||||||||||||
V |
' |
^ |
V |
' " |
V - |
|||||||||||||
2 |
5 |
4 |
||||||||||||||||
Rl |
= |
^PoPi^P2Xy |
PoPi^P2^X |
(14.3) |
||||||||||||||
^ |
V |
' |
' |
V |
' |
|||||||||||||
5 |
6 |
|||||||||||||||||
Si |
= ^PQ --PI Р2Ж V PQ ^ f i ^A |
-^Ж |
(14.4) |
|||||||||||||||
2 |
7 |
|||||||||||||||||
Д2 = |
-Po-^-P2a;V-nPo-jPi^2-a; |
(14.5) |
||||||||||||||||
^^ |
V |
' |
"^ |
V |
' |
|||||||||||||
2 |
3 |
|||||||||||||||||
52 |
= |
Р 0 Р 1 - Р 2 - Ж |
V - P o - P i - P 2 a ; |
(14.6) |
||||||||||||||
Глава Ц- Программируемые логические блоки
Импликанты, маркированные пдфрами от 1 до 8 реализуются с помо щью первых 8 п-вентилей И-матрицы, как это показано на рис. 14.2. К выходам этих 8 И-вентилей подключена малая комплементарная матрица. При этом данное подключение осуществлено таким обра зом, чтобы эта комплементарная матрица при состояниях нормаль ного цикла не реализована. Во всех других случаях комплементар ная матрица через И-вентиль 10 в И-матрице подает 1 на R- вход RS-триггера и возвращает его в исходное состояние. ИЛИ-матрица программируется в соответствии с уравнениями от (14.1) до (14.6).
Вход P/-iE программируется таким образом, чтобы он был раз решающим входом для выходов. Соответствующий пункт програм мирования часто опускается, что соответствует 1.
XQ Xi Х2
га
>1 io
>1
>1
И-матрица |
ИЛИ-матрица |
Рис . 14.10. PAL с 3 входами, 3 выходами и с 4 термами логических произ |
|
ведений на каждом из выходов. |
|
14.5. PAL
PAL (Programmable Array Logic, «Программируемая матричная ло гика»), показанная на рис. 14.10, является упрощенным вариантом PLD). Она имеет только лишь программируемую И-матрицу. ИЛИматрица ограничена несколькими (на рис. 14.10 это четыре) терма ми логического произведения.
С помощью PAL многие функции могут быть реализованы с мень шими аппаратными затратами, чем в случае PLA. Однако структу-
Глава Ц- Программируемые логические блоки
логических произведений (product terma). Выходы могут быть ис пользованы и как входы, благодаря чему спектр вариантов внедре ния PAL может быть увеличен.
В настоящее время для некоторых PAL реализована возмож ность целенаправленно придавать термы логических произведений отдельным выходам (product term steering). Это конечно не означа ет, что термы логических произведений, относящиеся к различным функциям, могут быть использованы совместно.
Для PAL применяется единая схема обозначений: PAL 16 R 8
R— синхронный выход регистра Ra — асинхронный выход регистра
S— комбинационный выход с управлением термами логи ческого умножения (product term steering)
Н— выход активный, уровень Н (high)
L— выход активный, уровень L (low)
V — изменяющаяся выдача сигналов
X — вентиль EXOR и выход регистра
ХР — вентиль EXOR и программируемая выходная поляр ность
XPR — вентиль EXOR и программируемая полярность реги стра
С— дополнительный выход (complement output)
Р— выход с программируемой полярностью
14.6. GAL
Наименование GAL (generic array logic, «базовая матричная логика») соответствует улучшенному варианту PAL, в котором на выходах PAL имеются программируемые ячейки (OLMC, output logic macro cell). Эти ячейки могут быть запрограммированы для работы в ка честве входа, выхода или выхода с тремя состояниями.
GAL изготавливаются по технологии EECMOS, объединяющей КМОП-процесс с технологией электрически стираемых ЗУ (EEPROM).