ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 16.06.2025
Просмотров: 605
Скачиваний: 0
одноразрядного сумматора, задержка сигнала от входов до выходов составит 2tзд.р., если считать задержку в каждом ярусе одинаковой. Суммарная величина задержки будет равна:
tзд.р.посл.сумматора = n*2tзд.р. (20)
При сложении многоразрядных чисел задержка выходного сигнала на выходе последнего разряда становится недопустимо большой.
В ЭВМ сумматор является центральным узлом арифметико-логического устройства (АЛУ) и от его быстродействия зависит производительность компъютера. Поэтому применяются сумматоры с параллельной схемой переноса. Выражение (18) для младшего разряда можно преобразовать, используя тождество для для функции ИЛИ: x + y = ~x*y + x*~y + xy. В правой части равенства СДНФ ф-ии ИЛИ. Тогда
c1 = x0*y0 + x0*c0 + y0*c0 = x0*y0 + c0(x0 + y0) =
x0*y0 + c0(~x0*y0 + x0*~y0 + x0*y0) =
x0*y0(с0 +1) + c0(~x0*y0 + x0*~y0) =
x0*y0 + с0(x0 (+) y0). (21)
Уравнениям (19) и (21) соответствует схема на рис.29.
Если в каждом разряде сумматора использовать такой одноразрядный сумматор, то никакого выигрыша в скорости не будет. Узел обведенный точками называется узлом переноса (УП), а функции gi и pi называются функциями генерации переноса и распространения переноса. С учетом этого можно записать:
c1 |
= g0 + p0*c0, с2 = g1 + p1*c1 = |
(22) |
= g1 + p1*g0 + p1*p0*c0, |
(23) |
|
с3 |
= g2 + p2*c2 = |
(24) |
= g2 + p2*g1 + p2*p1*g0 + p2*p1*p0*c0, |
(25) |
|
......, и так далее. Выражения (22,24) - это еще последовательный сумматор, т.к. c3 зависит от c2,c2 зависит от c1, а c1 зависит от c0. Выражения (23,25) соответствуют уже параллельному, т.к. величина ci снимается с выхода предыдущего разряда, в котором она формируется параллельно из всех первичных переменных. Схемы узлов переноса УП1 и УП2 приведены на рис.30.
Из рис.29 и 30 видно, что узел сложения в каждом разряде остается неизменным, а изменяется только узел переноса, причем задержка сигнала от входов xi, yi до c(i+1) остается неизменной и для 3-ярусной схемы равна 3tзд.р.. Суммарная задержка в каждом разряде увеличится на время прохождения сигнала от входа ci до si, т.е. на величину tзд.р., и составит: tзд.р.паралл.сумматора = 4tзд.р. независимо от количества разрядов. За это приходится платить усложнением узла переноса от разряда к разряду.
3.8 СХЕМА СРАВНЕНИЯ КОДОВ
Два кода X и Y считаются равными, если попарно равны их одноименные разряды. Можно ввести функцию F(X==Y), которая равна 1, если xi=yi для всех i, иначе ее значение равно нулю. В качестве примера возьмем два двухбитовых числа X=(x1,x0) и Y=(y1,y0).Таблица Карно для этих чисел приведена на рис.31, справа.
F(X==Y) = ~y1*~x1*~y0*~x0 + ~y1*~x1*y0*x0 + y1*x1*~y0*~x0 + y1*x1*y0*x0 = ~y1*~x1(~y0*~x0 + y0*x0) + y1*x1(~y0*~x0 + y0*x0) = ~(x0 (+) y0)*~(x1 (+) y1) =F9(x0,y0)*F9(x1,y1) = ~(F6(x0,y0)+F6(x1,y1)).
Преобразования в последних двух строчках сделаны с учетом, того что ~F6(x,y) = F9(x,y) и наоборот (см.раздел сумматоры). Одна извозможных реализаций приведена на рис.31,слева. Практические схемы дополняются функциями "больше/меньше", как например в микросхеме 555СП1, которая сравнивает два
четырехразрядных числа. На рис.32 показано соединение двух таких схем, для увеличения разрядности сравниваемых чисел до восьми. Для правильного результата сравнения чисел X = (x7,x6,...,x0) и Y=(y7,y6,...,y0) на вход X = необходимо подать 1. Схема сравнения входит в состав АЛУ микропроцессора и часто называется цифровым компаратором.
3.9 СХЕМА КОНТРОЛЯ ЧЕТНОСТИ (НЕЧЕТНОСТИ)
Схема применяется для выявления одиночных ошибок, вызванных помехами в линии связи или в блоках памяти. Метод основан на подсчете числа единиц в передаваемой в линию или направляемой в память на хранение порции информации, причем если число единиц четное - функция четности P(arity) равна нулю. Для четырехразрядного двоичного числа таблица Карно, схемная реализация и условное обозначение приведены на рис.33.
Символом M2 обозначена операция - "сумма по модулю два". Четыре строки таблицы Карно дают 4
составляющих: P = ~x3*~x2*F6(x1,x0) + ~x3*x2*~F6(x1,x0) + x3*x2*F6(x1,x0) + x3*~x2*~F6(x1,x0) = F6(F6(x3,x2),F6(x1,x0)) = (x3 (+) x2) (+) (x1 (+) x0). Рассмотрим пример на рис.34.
Пусть по n-проводной линии связи передается параллельный двоичный код x(n-1),x(n-2),...,x1,x0, а
принимается код x'(n-1),x'(n-2),..., x'1,x'0. Тогда величина P1 = x0 (+) x1 (+) .. (+) x(n-1) .
На приемном конце линии связи P2 = x'0(+) x'1(+) ... (+) x'(n-1) (+) P1. Подставляя в последнюю формулу выражение для P1 и группируя переменные в одноименные пары, получим: P2 = (x0 (+) x'0) (+) (x1
(+) x'1) (+) (x2 (+) x'2)(+)... Из последнего выражения следует, что если передача прошла без искажений, то xi=x'i и xi (+) x'i =0, а P2=0! При искажении одного и в общем случае нечетного числа бит функция P2=1. Аналогично протекает процесс контроля и при последовательной передаче по одной линии связи n-бит и одного бита четности.
3.10ШИННЫЕ ФОРМИРОВАТЕЛИ
Вкаждый момент времени на внутренней магистрали МПС допускается только один активный модуль, в распоряжении которого отдаются все ресурсы магистрали. В простых МПС роль активного модуля играет, как правило, МП (ЦП), который организует управление магистралью.
МП выбирает лишь один какой-то модуль МПС с которым будет производить обмен информацией через ШД, а остальные отключает. Такая способность МП избирательно подключать и отключать устройства обеспечивается наличием на их выходах, подсоединенным к ШД, логической схемы с тремя состояниями – шинного формирователя (рисунок 2.5)
По шине управления передаются сигналы, которые отпирают ШФ того устройства, с которого будут считываться данные. Одновременно ШФ других устройств блокируются.
Шинные формирователи чаще всего используются для увеличения нагрузочной способности микросхем, подключенных к системной шине (рис 2.6). Возможность установки входов и выходов ШФ в высокоимпедансное состояние позволяет подключать к одной шине несколько шинных формирователей. Поскольку ШФ не имеет внутренней памяти, поэтому его нельзя использовать в качестве порта вводавывода если в последних должна фиксироваться информация, но ШФ очень часто используется в качестве буфера ШД, ША.
Организация подключения к системной шине данных микропроцессора, памяти и устройств ввода/вывода с использованием шинного формирователя.
4.ПОСЛЕДОВАТЕЛЬНОСТНЫЕ СХЕМЫ
Впоследовательностных схемах (ПС) выходные сигналы зависят не только от комбинаций входных, но и от значений самих выходных сигналов в предшествующий момент времени. Для работы ПС принципиальное значение имеет время задержки распространения tзд.р. Простейшей ПС является триггер.
4.1 ТРИГГЕРЫ Триггером называют последовательностную схему с положительной обратной связью и двумя
устойчивыми состояниями 0 и 1 (то есть триггер обладает свойством памяти) . В общем случае триггер может иметь асинхронные входы предварительной установки, тактовый или синхронизирующий и информационные входы. К основным типам триггеров относятся:
-триггер с раздельной установкой состояний (RS-триггер),
-триггер "защелка" (D - триггер),
-универсальный триггер (JK - триггер),
-триггер со счетным входом (T - триггер).
По способу записи информации триггеры подразделяются на асинхронные и синхронные или тактируемые, а по способу управления - на триггеры со статическим управлением (единичным или реже нулевым уровнем тактового сигнала) и триггеры с динамическим управлением (положительным - из 0 в 1, или отрицательным - из 1 в 0 фронтом тактового сигнала). В последнем случае говорят о триггерах с
прямым или инверсным динамическим входом управления.
4.1.1 АСИНХРОННЫЙ RS - ТРИГГЕР
Асинхронный триггер имеет два входа S(et) - установка и R(eset) - сброс и два выхода прямой - Q и инверсный - ~Q. Триггер переходит из текущего состояния X на выходе к состоянию 0, при подаче на вход S нуля и на вход R единицы, а при поступлении на вход S единицы и на вход R нуля триггер переходит к состоянию 1. При нулевых значениях, когда S=R=0 триггер должен сохранять старое значение. Комбинация сигналов S=R=1 не определена. В соответствии с описанием составим таблицу состояний триггера (таблица 6).
Q и X - могут принимать любые значения, но Q в пределах одной строки, неизменно. Значения d будут доопределены на этапе минимизации. Входных переменных три - S,R и текущее состояние выхода Qt, поэтому всего должно быть восемь состояний при различных значениях Q и X. Последующее состояние выходов отделено от текущего временем задержки сигнала dt. Таблица Карно функции Q(t+dt) с учетом всех возможных состояний приведена на рис.35, слева.
Доопределяем значения d единицей и находим характеристическое уравнение RS - триггера: Q(t+dt) = S + ~R*Qt = ~(~S * ~(~R*Q)). (26)
Этому уравнению соответствует схема на рис.35, справа. Учитывая,что Qt и Q(t+dt) сигналы на одном и том же выходе, но в разные моменты времени, свяжем их. Окончательно схема триггера и его условное обозначение будет выглядеть, как на рис.36.
Условное обозначение B соответствует части рисунка, обведенной точками, т.е. RS триггеру с инверсными входами, а обозначение A - всему рисунку, или RS триггеру с прямыми входами.
Если на триггер с прямыми входами подать сигналы R=S=1 или на входы инверсного - нули, то оба выхода Q и ~Q будут установлены в 1, что противоречит аксиоме Q*~Q = 0. Поэтому такой режим, иногда называют запрещенным. Однако ничто не мешает разработчику использовать его, например для сигнализации об одновременном и нежелательном поступлении единичных сигналов на RS входы, введением дополнительной схемы И.
Временные диаграммы RS триггера с инверсными входами приведены на рис.37. Через время tзд.р.,обозначенное "-", от поступления сигнала ~S = 0 на вход элемента И-НЕ с номером 3, выход Q переключится первым, а следом через такой же промежуток времени переключится и выход ~Q. Спустя интервал времени t2 - t0 = dt на выходах установятся новые значения. Также протекает процесс при ~R = 0, но выход ~Q переключится первым. Отсюда вытекает, что изменение входных сигналов не должно происходить быстрее времени dt.
Одним из применений RS триггера с инверсными входами служит схема подавления "дребезга" контактов клавиатуры. Процесс многократного размыкания и замыкания контактов при их переключении называется дребезгом. Схема и диаграммы показаны на рис.38.
В момент t0 нажатия на клавишу, начинаются соударения верхнего и среднего контактов.До момента t1 сигналы ~S,~R поочередно принимают значения 1,1 и 0,1 что соответствует режимам памяти и установки в 1. При этом, естественно начальное значение Q = 1 не изменится, что и требуется. В интервале t1..t2 средний контакт находится в "свободном полете". Первое его касание нижнего контакта в момент t2 сбросит триггер (~S = 1, ~R = 0). До момента t3 сигналы ~S,~R поочередно принимают значения 1,0 и 1,1 что соответствует режимам сброса и памяти, т.е. Q = 0. При отпускании клавиши (момент t3) развивается обратный процесс. В результате действия схемы выходной сигнал чист от импульсных помех.
4.1.2 СИНХРОННЫЙ RS - ТРИГГЕР
Если незадействованные входы элементов И-НЕ 1 и 2 соединить вместе (рис. 36), получится
синхронный RS - триггер со статическим управлением (синхронизируемый уровнем). Схема и условное обозначение приведены на рис.39.
Нетрудно убедиться,что при C=0 сигнал Q=~(~Q*1)=Q, а ~Q=~(Q*1)=~Q, т.е. независимо от значений S и R, выходы сохраняют старые значения и триггер находится в режиме памяти. При C=1
он функционирует, как асинхронный RS-триггер. Триггеры со статическим управлением называют, также "прозрачными", т.к. при активном уровне синхросигнала C, информация с входов беспрепятственно проходит на выходы. Временные диаграммы приведены на рис.40.
До момента времени t4 сигнал C = 1 и выходное значение определяется комбинациями сигналов R и S. В течение интервала времени t0...t1 на входе R действует 1, а сигнал S = 0, поэтому Q тоже равно 0.