Файл: Компьютерные системы и сети Часть 1 (Архитектура ВС) Мельникова ЕВ, БГУИР 2009 (Мет пособие).pdf

при рассинхронизации генераторов передатчика и приемника, когда временной интервал между сигналами считывания принимаемых битов будет меньше ил больше времени передачи бита.

Например, если при считывании битов посылки, показанной на рис. 1.11.1,б, временной интервал между сигналами считывания станет на6% меньше, чем время передачи бита, то восьмой и девятый сигналы считывания выработаны тогда, когда на линии находится бит контроля четности(рис. 3.4). Следовательно, не будет обнаружен стоповый бит и будет зафиксир ошибка кадра, несмотря на правильность принятой информации. Однако при 18%-й рассинхронизации генераторов, когда вместо кода (01110001) приемник зафиксирует код (11100001), никаких ошибок не будет обнаруженочетность соблюдена и стоповый (девятый по порядку) бит равен 1 (см. рис. 1.11.2.).

Рис. 1.11.2. Ошибка из-за рассинхронизации генераторов передатчика и приемника

1.11.1.Параллельная передача данных

Параллельная передача данных между контроллером и ВУ является по своей организации наиболее простым способом . обменаДля организации параллельной передачи данных помимо шины данных, количество линий в которой равно числу одновременно передаваемых битов данных, используется минимальное количество управляющих сигналов.

В простом контроллере ВУ, обеспечивающем побайтную передачу данных на внешнее устройство (рис. 1.11.1.1.), в шине связи с ВУ используются всего два управляющих сигнала: "Выходные данные готовы" и "Данные приняты".

32

Рис. 1.11.1.1. Простой параллельный контроллер вывода.

Для формирования управляющего сигнала"Выходные данные готовы" и приема из ВУ управляющего сигнала"Данные приняты" в контроллере используется одноразрядный адресуемый регистр состояния и управления 2А (обычно используются раздельные регистр состояния и регистр управления). Одновременно с записью очередного байта данных с шины данных системного интерфейса в адресуемый регистр данных контроллера(порт вывода А1) в регистр состояния и управления записывается логическая единица. Тем самым формируется управляющий сигнал "Выходные данные готовы" в шине связи с ВУ.

33

системного интерфейса в регистр данных А1 контроллера и далее в ВУ. Иначе повторяется п. 1.

Пример 1. Фрагмент программы передачи байта данных в асинхронном режиме

сиспользованием параллельного контроллера (ВУрис. 1.11.1.1.). Для

34

состояния А2. (Далее контроллер ВУ по этому сигналу может сформировать и передать в процессор сигнал"Готовность ВУ", который в данном случае извещает процессор о приеме данных внешним устройством и разрешает процессору снять сигнал "Вывод" и тем самым завершить цикл вывода данных

в команде пересылки, однако в IBM-совместимых персональных компьютерах с шиной ISA сигнал "Готовность ВУ" не формируется, а имеется сигнал IO CH RDY#, позволяющий продлить цикл обмена, если устройство недостаточно быстрое. В данном случае нет необходимости в сигнале"Готовность ВУ", т.к. шина ISA является синхронной и, следовательно, все операции выполняются по тактовым импульсам.)

Блок-схема простого контроллера ВУ, обеспечивающего побайтный прием данных из ВУ, приведена на рис. 1.11.1.2. В этом контроллере при взаимодействии с внешним устройством также используются два управляющих сигнала: "Данные от ВУ готовы" и "Данные приняты".

Рис. 1.11.1.2. Простой параллельный контроллер ввода Для формирования управляющего сигнала"Данные приняты" и приема из ВУ

управляющего сигнала " Данные от ВУ готовы" используется одноразрядный адресуемый регистр состояния и управления А2.

Внешнее устройство записывает в регистр данных контроллера 1Аочередной байт данных и управляющим сигналом "Данные от ВУ готовы" устанавливает в единицу регистр состояния и управления А2.

При этом формируются: управляющий сигнал системного интерфейса "Готовность ВУ"; признак готовности ВУ к обмену, передаваемый в процессор

35

по одной из линий шины данных системного интерфейса посредство операции ввода при реализации программы асинхронного обмена.

Тем самым контроллер извещает процессор о готовности данных в регистре А1. Процессор, выполняя программу асинхронного обмена, читает байт данных из регистра данных контроллера и обнуляет регистр состояния и управления 2А. При этом формируется управляющий сигнал "Данные приняты" в шине связи с внешним устройством.

2. Если данные готовы(логическая 1 в регистре А2), то они передаются из регистра данных А1 на шину данных системного интерфейса и далее в регистр процессора или ячейку памяти микрокомпьютера. Иначе повторяется п. 1.

Пример 2. Фрагмент программы приема байта данных в асинхронном режиме с использованием параллельного интерфейса (контроллер ВУ, рис. 1.11.1.2.):

признака наличия данных в регистре данных 1А. Команда выполняется точно так же, как и в примере1. Единица в нулевом разряде(содержимое регистра А2) подтверждает, что данные от ВУ записаны в регистр данных контроллера и необходимо переслать их на шину данных. Нуль в знаковом разряде указывает на неготовность данных от ВУ и, следовательно, на необходимость вернуться к проверке готовности.

IN AL, DX - пересылка данных из регистра данных контроллераA1 в регистр процессора AL. Процессор передает в контроллер по шине адреса системного интерфейса адрес A1, сопровождая его сигналом"Ввод". Логика управления контроллера в ответ на сигнал"Ввод" (IORD#) обеспечивает передачу байта данных из регистра данныхA1 на шину данных ,и в общем случае, но не в IBM-совместимом персональном компьютере с шинойISA, сопровождает его сигналом "Готовность ВУ", который подтверждает наличие данных от ВУ на шине данных и по которому процессор считывает байт с шины данных и помещает его в указанный регистр. (В IBM-совместимом персональном компьютере с шинойISA процессор считывает байт с шины данных по

36

истечении определенного времени после установки сигналаIORD#.) Затем логика управления обнуляет регистр состояния и управления А2, формируя тем самым управляющий сигнал для внешнего устройства"Данные приняты". Таким образом, завершается цикл ввода данных.

Как видно из рассмотренных примеров, для приема или передачи одного байта данных процессору необходимо выполнить всего несколько команд, время выполнения которых и определяет максимально достижимую скорость обмена данными при параллельной передаче. Таким образом, при параллельной передаче обеспечивается довольно высокая скорость обмена данными, которая ограничивается только быстродействием ВУ.

1.11.2. Последовательная передача данных

Использование последовательных линий связи для обмена данными внешними устройствами возлагает на контроллеры ВУ дополнительные по

последовательной линии связи (последовательный интерфейс) представлен на рис. 1.11.2.1.

Рис. 1.11.2.1.Контроллер последовательной синхронной передачи

37

Восьмиразрядный адресуемый буферный регистр контроллера 1А служит для

контроллера А2. Единица в регистре состояния указывает на готовность

сигнала системного интерфейса "Готовность ВУ". При записи очередного байта в буферный регистр A1 обнуляется регистр состояния А2.

Программа записи байта данных в буферный регистр аналогична программе из примера 1. за исключением команды перехода: вместо команды JNZ m1 (переход, если не ноль) необходимо использовать команду JZ m1 (переход, если ноль).

Преобразование данных из параллельного формата, в котором они поступили в буферный регистр контроллера из системного интерфейса, в последовательный и передача их на линию связи производятся в сдвиговом регистре с помощью

генератора тактовых импульсов и двоичного трехразрядного счетчик импульсов следующим образом.

Последовательная линия связи контроллера с ВУ подключается к выходу младшего разряда сдвигового регистра. По очередному тактовому импульсу содержимое сдвигового регистра сдвигается на один разряд вправо и в линию связи "Данные" выдается значение очередного разряда. Одновременно со сдвигом в ВУ передается по отдельной линии"С нхронизация" тактовый импульс. Таким образом, каждый передаваемый по линии"Данные" бит информации сопровождается синхронизирующим сигналом по лин "Синхронизация", что обеспечивает его однозначное восприятие на приемном конце последовательной линии связи.

Количество переданных в линию тактовых сигналов, следовательно, и переданных бит информации подсчитывается счетчиком тактовых импульсов. Как только содержимое счетчика становится равным7, т. е. в линию переданы 8 бит (1 байт) информации, формируется управляющий сигнал"Загрузка",

обеспечивающий запись в сдвиговый регистр очередного байта из буферного регистра. Этим же управляющим сигналом устанавливается "1"в регистр состояния. Очередным тактовым импульсом счетчик будет сброшен "0",в и начнется очередной цикл выдачи восьми битов информации из сдвигового регистра в линию связи.

Синхронная последовательная передача отдельных битов данных на линию связи должна производиться без какого-либо перерыва, и следующий байт данных должен быть загружен в буферный регистр из системного интерфейса

38