Файл: ATxmega-rus.doc

Данный флаг становится равным единице по завершении последовательной передачи данных из регистра данных и последовательного приема данных в этот же регистр. Флаг IF также устанавливается, если модуль SPI работает в ведущем режиме и на его, настроенный как вход, вывод SS подается низкий уровень. Флаг IF сбрасывается аппаратно при переходе на вектор прерываний. Альтернативно, флаг SPIF может быть сброшен первым чтением регистра STATUS с установленным флагом IF и при выполнении доступа к регистру данных.

Бит 6 - WRCOL: флаг обнаружения ошибочной записи

Бит WRCOL становится равным единице, если во время передачи выполняется запись в регистр данных. Сброс бита WRCOL происходит при первом чтении регистра STATUS с установленным битом WRCOL и при осуществлении доступа к регистру данных.

Бит 5:0 - Res: резерв

Данные биты являются резервными и всегда считываются с нулевыми значениями. Для совместимости с более новыми МК, выполняя запись в этот регистр, всегда записывайте нули в резервные биты.

20.7.4DATA - регистр данных SPI

Бит

+0x03

DATA[7:0]

DATA

Чтение/запись

Чт/Зап

Нач значение

Регистр данных используется для передачи и приема данных. Запись в регистр инициирует передачу данных методом последовательных сдвигов через выходную линию шины SPI. При чтении регистра возвращается значение из буферного регистра, в котором сберегается последний успешно принятый байт данных.

20.8Обзор регистров

Адрес	Наимен.	Бит 7	Бит 6	Бит 5	Бит 4	Бит 3	Бит 2	Бит 1	Бит 0
+0x00	CTRL	CLK2X	ENABLE	DORD	MASTER	MODE[1:0]		PRESCALER[1:0]
+0x01	INTCTRL	-	-	-	-	-	-	INTLVL[1:0]
+0x02	STATUS	IF	WRCOL	-	-	-	-	-	-
+0x03	DATA	DATA[7:0]

20.9Векторы прерываний модуля SPI

Таблица 20.5. Вектор прерываний модуля SPI и значение смещения его адреса

Смещение	Источник	Описание прерывания
0x00	SPI_vect	Вектор прерываний модуля SPI

21Модуль USART

21.1Отличительные особенности

Полнодуплексная работа (отдельные регистры у приемника и передатчика)
Асинхронная или синхронная работа
Синхронная передача, тактируемая ведущим или подчиненным устройством
Улучшенный генератор скорости
Поддержка посылок с 5, 6, 7, 8 или 9 битами данных и 1 или 2 стоп-битами
Генерация и проверка паритета (четность/нечетность) на аппаратном уровне
Обнаружение ошибок переполнения данных и ошибок в посылке
Фильтрация шума, в т.ч. обнаружение ложного старт-бита и цифровой фильтр низких частот
Отдельные прерывания по завершению передачи, по опустошению регистра данных передатчика и по завершению приема
Режим мультипроцессорной связи
Режим асинхронной связи с удвоенной скоростью
Режим ведущего SPI с синхронной передачей данных по трем линиям
Поддержка всех четырех режимов SPI (режим 0, 1, 2 и 3)
Настройка передачи первым младшего или старшего бита данных
Работа с очередями (двойная буферизация)
Высокоскоростная работа (fXCK.MAX = fPER/2)
Модуль IRCOM для IrDA-совместимой модуляции/демодуляции

21.2Обзор

Модуль универсального синхронно-асинхронного последовательного приемника и передатчика (USART) - чрезвычайно гибкий модуль последовательной связи. Модуль USART поддерживает полнодуплексную синхронную или асинхронную передачу данных. USART может быть переведен в режим ведущего SPI-совместимого интерфейса.

Передача выполняется посылками, формат которых задается пользователем. Это позволяет добиться совместимости с различными стандартами. Модуль USART буферизован в обоих направлениях, что позволяет добиться непрерывности передачи данных без каких-либо пауз между посылками. Предусмотрены отдельные векторы прерываний по завершению приема и по завершению передачи, что позволяет реализовать управление связью полностью по прерываниям. Ошибки в посылке и переполнение буфера обнаруживаются на аппаратном уровне, о чем сигнализируют отдельные флаги статуса. Также поддерживается генерация и проверка паритета (четность или нечетность).

Функциональная схема модуля USART показана на рисунке 21.1. Его основными компонентами являются генератор синхронизации, передатчик и приемник (выделены пунктирной линией).

Рисунок 21.1. Функциональная схема модуля USART

Логика генерации синхронизации содержит дробный генератор скорости, позволяющий генерировать множество скоростей. В неё также входит логика синхронизации, связанная с внешним входом синхронизации работающего в синхронном режиме подчиненного устройства.

Передатчик состоит из одного буфера записи (DATA), сдвигового регистра, генератора паритета и логики управления, предназначенные для обработки посылок различного формата. Буфер записи позволяет непрерывно передавать данные без каких-либо задержек между посылками.

Приемник состоит из двухуровневого буфера (DATA) и сдвигового регистра. Для гарантирования надежности синхронизации и подавления шума во время асинхронного приема данных предусмотрены блоки восстановления данных и синхронизации. Кроме того, в приемник входят блоки обнаружения ошибок в посылке, переполнения буфера и паритета.

После перевода модуля USART в режим ведущего SPI-совместимого устройства, вся специфическая логика интерфейса USART отключается, а в работе остаются лишь буферы приема и передачи, сдвиговые регистры и генератор скорости. Управление выводами и генерация прерываний остаются идентичными в обоих режимах работы. Использование регистров тоже остается прежним в обоих режимах, но их функциональность отличается при определенных настройках.

Совместно с одним из USART может работать модуль IRCOM, предназначенный для IrDA 1.4-совместимой модуляции и демодуляции импульсов на скорости до 115.2 кбит/сек. Более детально о его работе см. в разделе 22 "Модуль инфракрасной связи IRCOM".

21.3Генерация синхронизации

Сигнал синхронизации, который задает скорость связи и используется для тактирования сдвигового регистра и выборки бит данных, генерируется внутренним дробным генератором скорости или поступает с вывода синхронизации передачи XCK. Поддерживаются пять режимов генерации синхронизации: асинхронные режимы с нормальной и удвоенной скоростью, ведущий и подчиненный синхронные режимы, а также ведущий SPI режим.

Рисунок 21.2. Функциональная схема логики генерации синхронизации

21.3.1Внутренняя генерация синхронизации дробным генератором скорости

Дробный генератор скорости предназначен для генерации внутреннего сигнала синхронизации связи в асинхронных режимах, ведущем синхронном режиме и ведущем SPI режиме. Частота на выходе генератора (f_BAUD) зависит от настройки периода (BSEL), настройки опционального весового коэффициента (BSACLE) и частоты синхронизации УВВ (f_PER). В таблице 21.1 приведены выражения для вычисления скорости (в битах в секунду) и для вычисления значения BSEL в каждом из режимов работы. BSEL может иметь любое значение из диапазона 0…4095. В таблице также приводятся выражения для расчета максимальной скорости по отношению к частоте синхронизации УВВ.

В асинхронном режиме, в целях увеличения разрешающей способности генерации скорости, может использоваться дробная генерация скорости. Весовой коэффициент (BSCALE) позволяет масштабировать скорость в большую или меньшую сторону. Положительное значение этого коэффициента приводит к масштабированию в меньшую сторону, которое приводит к увеличению периода, а, следовательно, к снижению скорости связи. При этом, разрешающая способность остается без изменений. Если же весовой коэффициент отрицательный, делитель будет использовать дробную арифметику счета, которая увеличивает разрешающую способность. BSCALE может иметь любое значение из диапазона -7…+7, причем при нулевом его значении масштабирование не выполняется. Максимальное значение весового коэффициента ограничено. Значение 2BSCALE не может быть больше половины минимального числа циклов синхронизации, которые требуются для обработки посылки (более детально об этом см. в разделе 21.9).

Таблица 21.1. Выражения для вычисления настройки регистра скорости

Режим работы	Условия	Выражение для вычисления скорости¹⁾	Выражение для вычисления значения BSEL
Асинхронный режим с нормальной скоростью (CLK2X=0)
Асинхронный режим с нормальной скоростью (CLK2X=0)
Асинхронный режим с удвоенной скоростью (CLK2X=1)
Асинхронный режим с удвоенной скоростью (CLK2X=1)
Cинхронный и ведущий SPI режимы

Прим.:

Скорость выражается в битах за секунду (бит/сек)

21.3.2Внешняя синхронизация

В подчиненном синхронном режиме работы используется внешняя синхронизация. Выборка сигнала на входе XCK выполняется на частоте синхронизации УВВ (fPER) с помощью регистра синхронизации, который позволяет минимизировать вероятность возникновения метастабильности. Выход регистра синхронизации пропускается через схему обнаружения фронтов. Данная процедура вносит задержку в два периода синхронизации УВВ и, таким образом, максимальное значение частоты внешнего сигнала синхронизации на выводе XCK (f_XCK) ограничивается выражением:

f_XCK < f_PER/4

Выборка и высокого и низкого уровней импульсов XCK должна быть выполнена дважды на частоте синхронизации УВВ. Если сигнал XCK имеет дрожания или отличается от меандра, максимальное значение частоты XCK должно быть соответствующим образом снижено.

21.3.3Работа с удвоенной скоростью (CLK2X)

Возможность удвоения скорости связи полезна в асинхронном режиме для повышения скорости передачи при работе с пониженными частотами синхронизации УВВ. После разрешения работы с удвоенной скоростью значения асинхронных скоростей, приведенных в таблице 21.1, удваиваются.

В этом режиме приемник сокращает количество выборок, которые используются для приема данных и восстановления синхронизации, с 16 до 8. Вследствие такого снижения, требуется более точная настройка скорости и более точный источник синхронизации. Более детально о точности см. в разделе 21.8 "Асинхронный прием данных".

21.3.4Синхронный режим

При использовании синхронного режима синхронизация связи выполняется через вывод XCK, который работает как вход синхронизации у подчиненного устройства и как выход синхронизации у ведущего устройства. С учетом этого, необходимо выполнить соответствующую настройку направления линии порта ввода-вывода. Обычная работа порта будет перекрыта сигналом XCK.

Зависимость между фронтами синхронизации и выборкой данных, а также между фронтами синхронизации и изменения данных сохраняется прежней. Выборка принимаемых данных (вывод RxD) происходит по фронту, который противоположен фронту, когда происходит изменение передаваемых данных (TxD).

Рисунок 21.3. Временная диаграмма импульсов на выводе XCKn (синхронный режим)

При необходимости выбора противоположных фронтов, инициирующих выбору и изменение данных, может быть активизирована функция инвертированного ввода-вывода (INVEN) в конфигурационном регистре линии ввода-вывода. Если функция инвертированного ввода-вывода отключена (INVEN=0), изменение данных происходит по нарастающему фронту XCK, а выборка - по падающему фронту XCK. Если же активизировать функцию инвертирования (INVEN=1), то данные будут изменяться по падающему фронту XCK, а выборка XCK - по нарастающему. Более детально о функции инвертирования см. в разделе 13 "Порты ввода-вывода".

21.3.5Генерация синхронизации для шины SPI

Предусмотрена возможность работы только в ведущем режиме SPI с внутренней генерацией сигнала синхронизации шины. Настройка скорости выполняется идентично ведущему синхронному USART (см. таблицу 21.1).

Всего возможно четыре комбинации соотношения фазы и уровня импульсов XCK (SCK) по отношению к сигналам данных. Эти комбинации можно задать с помощью бита управления фазой синхронизации (UCPHA) и бита разрешения инвертированного ввода-вывода (INVEN). Временные диаграммы передачи данных показаны на рисунке 21.4. Биты данных передаются сдвигом, а по противоположным фронтам сигнала XCK производится выборка принимаемого сигнала, что гарантирует достаточность времени на стабилизации сигналов данных. Влияние настроек бит UCPHA и INVEN подытожено в таблице 21.2. Изменение настроек любого из этих бит во время передачи нарушит работу, как приемника, так и передатчика.

Таблица 21.2. Влияние настроек бит INVEN и UCPHA

Режим SPI	INVEN	UCPHA	Передний фронт	Задний фронт
0	0	0	Нарастающий; выборка	Падающий; установка
1	0	1	Нарастающий; установка	Падающий; выборка
2	1	0	Падающий; выборка	Нарастающий; установка
3	1	1	Падающий; установка	Нарастающий; выборка

Передний фронт - фронт, с которого начинается период сигнала синхронизации. Задний фронт - фронт, которым заканчивается период сигнала синхронизации.

Рисунок 21.4. Временные диаграммы передачи с различными настройками UCPHA и INVEN

21.4Форматы посылок

Передача данных производится посылками. Каждая посылка состоит из бит данных, бит синхронизации (старт- и стоп-биты) и опционального бита паритета для проверки ошибок. Обратите внимание, что сказанное не распространяется на работу в режиме SPI (см. раздел 21.4.2 "SPI-совместимые форматы посылок").

Допустимы следующие форматы посылок USART (всего 30 комбинаций):

1 старт-бит
5, 6, 7, 8 или 9 бит данных
бит паритета (четность или нечетность) или передача без бита паритета
1 или 2 стоп-бита

Посылка всегда начинается со старт-бита, вслед за которым передается младший бит данных и все остальные биты данных вплоть до старшего бита. Если разрешена передача бита паритета, то он вставляется между передачей бит данных и первым стоп-битом. Сразу по завершении передачи посылки может быть передан старт-бит и новая посылка. Если дальнейшая передача не требуется, линия остается в состоянии IDLE (высокий уровень). Возможные комбинации форматов посылки проиллюстрированы на рисунке 21.5. Биты, показанные в квадратных скобках, являются опциональными.

Рисунок 21.5. Форматы посылок

Таблица 1

St	Старт-бит, всегда имеет низкий уровень.
(n)	Биты данных (0…8).
P	Бит паритета. Может быть четным или нечетным.
Sp	Стоп-бит, всегда имеет высокий уровень.
IDLE	Состояние линий RxD и TxD, когда по ним не выполняется передача. Линия в состоянии IDLE всегда имеет высокий уровень.

21.4.1Вычисление бита паритета

При необходимости проверки ошибок передачи может быть активизирована функция генерации и проверки паритета (четность или нечетность). Если выбран четный паритет, то бит паритета будет равен единице, если количество единичных бит данных нечетное, т.о. образом делая общее число единичных бит четным. Если же выбирается нечетный паритет, то бит паритета становится равным единице, если количество единичных бит данных четное и, в результате, общее число единичных бит становится нечетным.