Файл: Лабораторная работа 3 Разработка схем цос на плис типа fpga.doc

Лабораторная работа № 3

Разработка схем ЦОС на ПЛИС типа FPGA.

Цель работы: изучение основных принципов построения схем цифровой обработки сигналов на ПЛИС типа FPGA, а также изучение основных приемов работы с системой проектирования ISE.

Основные приемы выполнения работы. Основные методы работы в системе проектирования ISE

Программные средства ISE представляют собой систему сквозного проектирования, которая реализует все этапы создания цифрового устройства на базе ПЛИС, включая программирование кристалла: разработка проекта, синтез, моделирование, трассировка и загрузка в кристалл.

Управляющая оболочка пакета ISE Навигатор проекта (Project Navigator) управляет всеми процессами проектирования. Запуск всех необходимых программных модулей пакета осуществляется непосредственно в среде Навигатора проекта (см. рис. 1).



Рис. 1

Основное окно Навигатора проекта помимо стандартных элементов управления (основного меню и оперативной панели управления) содержит четыре встроенных окна.

В окне исходных модулей Sources (окно 1) отображается иерархическая структура проекта. Каждый тип модуля имеет соответствующее графическое обозначение - пиктограмму. Окно процессов Processes (окно 2) показывает стадии обработки выделенного исходного модуля. Последовательность и содержание этапов определяется типом исходного модуля. В этом же окне указывается информация о дополнительных инструментах, которые могут быть использованы на каждом этапе. Рабочее окно 3 располагается справа. Окно консольных сообщений (окно 4) предназначено для вывода информации о ходе работы с проектом.

В процессе работы можно выделить следующие этапы:

создание нового проекта (выбор семейства и типа ПЛИС, а также средств синтеза);

подготовка описания проектируемого устройства в схемотехнической, алгоритмической или текстовой форме;

функциональное моделирование;

синтез устройства и др.

Исходная информация о проектируемом устройстве может быть представлена в виде принципиальных схем

---

, описаний на языке HDL, диаграмм состояний и библиотек пользователя. Функциональное моделирование устройства производится без учета реальных значений задержек и позволяет проконтролировать соответствие выходных сигналов алгоритмам работы проектируемого устройства.

При обнаружении ошибок на любом из этапов (например, логических ошибок на этапе функционального моделирования или при получении неудовлетворительных результатов временного моделирования) следует вернуться на стадию разработки исходных описаний проекта, внести необходимые изменения и повторить последующие этапы.

Создание нового проекта.

Создание нового проекта инициируется последовательностью команд File  New Project, выполняемой из основного меню. При выборе этого пункта меню открывается диалоговая панель, в которой разработчик должен указать имя и расположение проекта на жестком диске. В этом же окне надо также указать тип модуля верхнего уровня, например, HDL.

После нажатия клавиши Next в следующем окне надо выбрать семейство ПЛИС, тип кристалла и средства синтеза устройства. Пример заполнения этого окна показан на рис. 2. После ввода необходимых данных нажимается клавиша Next, в последующих окнах можно не задавать никаких данных, после ввода последнего окна в окне исходных модулей Sources появится пиктограмма проекта (см. рис. 3).

Создание нового модуля на языке VHDL.

Для создания нового модуля можно в Sources щелкнуть правой клавишей мыши на строке проекта (эта строка содержит наименование выбранной микросхемы), а затем в появившемся контекстном меню выбрать New Source (тот же результат можно получить из основного меню, если выполнить: Project  New Source).



Рис. 2



Рис. 3

В левой части появившегося окна выбирается тип модуля, допустим это Verilog Module – модуль на языке Verilog, в правой части в строке File Name задается имя файла (например, f1) и нажимается клавиша Next. В новом окне задаются имена входных и выходных сигналов, тип контакта (вход, выход или двунаправленный) и их разрядность, если задается многоразрядный сигнал, то устанавливается флажок Bus. Пример заполнения показан на рис. 4.

---

Рис. 4

На последнем рисунке задаются внешние сигналы для четырехразрядного фильтра, работающего по синхросигналу clk. После нажатия клавиши Next появляется последнее окно, в котором нажимается клавиша Finish. В результате в окне исходных модулей Sources появляется новый элемент (см. рис. 5).

Если убрать ненужные комментарии и добавить необходимое описание, то получится необходимый текст исходного модуля, например:
`timescale 1ns / 1ps

module f1(x, clk, y);

input [3:0] x; input clk;

output wire [3:0] y;

reg [3:0] xz=0;

always @ (posedge clk)

begin

xz <= x;

end

assign y = x + xz;

endmodule



Рис. 5

После внесения необходимых изменений в текст описания выполняется проверка проекта. Для этого в окне исходных модулей Sources надо выделить нужный файл (в данном случае – f1), а затем в окне Processes надо раскрыть пункт Synthesize – XST. В открывшемся перечне следует выбрать Check Syntax. Если в результате выполнения этого пункта возникли ошибки, их надо устранить и повторить проверку еще раз.

Далее может быть выполнено моделирование. Для задания входных сигналов создается тестовый модуль. Для этого надо щелкнуть правой клавишей мыши на строке исходного модуля f1, а затем в появившемся контекстном меню надо выбрать New Source. В левой части появившегося окна выбирается тип модуля – Verilog Test Fixture, в правой части в строке File Name задается имя файла (например, tb1) и нажимается клавиша Next. В следующих окнах указывается связь с исходным модулем и другая информация, здесь можно не выполнять никаких действий.

В созданном окне выполняются необходимые изменения. Пример тестового модуля приведен ниже.
`timescale 1ns / 1ps //тестовый модуль

module tb1_v;

reg [3:0] x=0; reg clk;

wire [3:0] y;

f1 u1(.x(x),.clk(clk),.y(y));

initial begin

forever begin

clk = 1'b0; #5;

clk = 1'b1; #5;

end

end

initial begin

assign x = 4'b0000; #7;

assign x = 4'b0100; #40;

assign x = 4'b0000; #20;

end

endmodule
Если при выполнении выше указанных действий в окне исходных модулей Sources по умолчанию был активизирован режим Synthesis/Implementation, для перехода к моделированию надо выбрать режим Behavioral Simulation (см. рис. 6).


Рис. 6

Моделирование будет выполняться в программе ISE Simulator, эта программа задается при создании проекта (см. рис. 2, поле Simulator). Если при создании проекта была выбрана другая программа моделирования, то в окне исходных модулей Sources необходимо щелкнуть правой клавишей мыши на строке xc3s500e-5fg320, а затем в появившемся контекстном меню выбрать Properties. После этого в окне Project Properties в поле Simulator надо выбрать ISE Simulator.

---

Для запуска моделирования в окне Sources выделяется файл tb1, а затем в окне Processes надо дважды щелкнуть левой клавишей мыши на строке Simulate Behavioral Model.



Рис. 7
При необходимости, если данная строка отсутствует, надо выбрать закладку Processes и раскрыть пункт Xilinx ISE Simulator. Пример результатов моделирования приведен на рис. 8.



Рис. 8
На рис. 9 показаны часто используемые кнопки. Кнопка 1 позволяет увеличить масштаб диаграммы, кнопка 2 – Restart (подготовка к перезапуску). Кнопка 3 инициирует моделирование в течение времени, указанного в поле 4.



Рис. 9. Кнопки управления моделированием
При необходимости, если нужный сигнал отсутствует, в окне Processes надо выбрать закладку Hierarchy и перетащить мышкой требуемый сигнал на диаграмму. После этого можно повторить моделирование последовательным нажатием кнопок 2 и 3 на рис. 9.

Порядок выполнения работы

1. Разработать нерекурсивный фильтр на ПЛИС на языке Verilog, разрядность данных - 8. Определить реакцию на единичный импульс и единичную последовательность. Определить реакцию фильтра на заданный сигнал.

№ вар.	b0	b1
1,7	0.25	0.5
2,8	0.75	0.25
3,9	0.25	0.75
4,10	0.5	0.25
5,11	0.25	1.25
6,12	0.5	1.25

2. Разработать нерекурсивный фильтр на ПЛИС на языке Verilog, разрядность данных - 8. Определить реакцию на единичный импульс и единичную последовательность. Определить реакцию фильтра на заданный сигнал.

№ вар.	b0	b1	b2	b3
1,7	0.125	0.25	0.125	0.5
2,8	0.5	0.25	0.125	0.125
3,9	0.75	0.125	0.25	0.125
4,10	0.25	0.5	0.125	0.25
5,11	0.375	0	0.5	0.125
6,12	1.125	0.25	0.125	0.25

---

3. Разработать рекурсивный фильтр первого порядка на ПЛИС на языке Verilog, разрядность данных - 8. Определить реакцию на единичный импульс и единичную последовательность. Определить реакцию фильтра на заданный сигнал.

№ вар.	a1	b0	b1
1,7	0.25	0.5	0.25
2,8	0.5	0.25	0.25
3,9	0.25	0.5	0
4,10	0.5	0.25	0.125
5,11	0.25	0.25	0.25
6,12	0.5	0.5	0.125

Изменяя a₁ и b₀ сделать выводы о влиянии этих коэффициентов на работу фильтра.

Задать a₁ = -0.5, b₀ = 0.5, b₁ = 0.0. Определить реакцию на единичный импульс, единичную последовательность и прямоугольный импульс различной длительности.
4. Разработать нерекурсивный фильтр нижних частот.

Частотные характеристики фильтра задаются в fdatool.

Определить реакцию на единичный импульс.

Проверить частотные характеристики фильтра.

Варианты 1,8

Частота дискретизации Fs=100 Мгц, частота пропускания Fpass=9 Мгц, частота подавления Fstop=18 Мгц, фильтр имеет 7(8) коэффициентов.
-0.024458211392255642

0.1385734715904797

0.20432647461212372

0.26273795244659287

0.26273795244659287

0.20432647461212372

0.1385734715904797

-0.024458211392255642


Варианты 2,7

Частота дискретизации Fs=100 Мгц, частота пропускания Fpass=12 Мгц, частота подавления Fstop=21 Мгц, фильтр имеет 7(8) коэффициентов.
-0.060775036032251303

0.094885041928497574

0.22177142159044932

0.32426367443483128

0.32426367443483128

0.22177142159044932

0.094885041928497574

-0.060775036032251303


Варианты 3,10

Частота дискретизации Fs=100 Мгц, частота пропускания Fpass=17Мгц, частота подавления Fstop=28 Мгц, фильтр имеет 7(8) коэффициентов.
-0.1029966339098423

-0.022633193118672734

0.18956286604654826

0.40142756341436198

0.40142756341436198

0.18956286604654826

-0.022633193118672734

-0.1029966339098423

---