Файл: 1-337.pdf

Основная память  2 3 1

очевидно из приставки DDR. Использование обоих фронтов синхросигналов ве-
дет к соответствующему повышению быстродействия ИМС.

Микросхемы VRAM.

 ОЗУ типа VRAM (Video RAM) отличается высокой про-

изводительностью и предназначено для мощных графических систем. При разра-
ботке ставилась задача обеспечить постоянный поток данных при обновлении изоб-
ражения на экране. Для типовых значений разрешения и частоты обновления
изображения интенсивность потока данных приближается к 200 Мбит/с. В таких

условиях процессору трудно получить доступ к видеопамяти для чтения или за-

писи. Чтобы разрешить эту проблему, в микросхеме сделаны существенные архи-

тектурные изменения, позволяющие обособить обмен между процессором и яд-
ром VRAM для чтения/записи информации и операции по выдаче информации
на схему формирования видеосигнала (ЦАП — цифро-аналоговый преобразова-
тель). Связь памяти с процессором обеспечивается параллельным портом, а с

ЦАП — дополнительным последовательным портом. Кроме того, динамическое

ядро DRAM дополнено памятью с последовательным доступом (SAM — Serial

Access Memory) емкостью 4 Кбайт. Оба вида памяти связаны между собой широ-

кой внутренней шиной. Выводимая на экран информация порциями по 4 Кбайт из
ядра пересылается в SAM и уже оттуда, в последовательном коде (последователь-
ный код формируется с помощью подключенных к SAM сдвиговых регистров),
поступает на ЦАП. В момент перезаписи в SAM новой порции ядро VRAM полно-
стью готово к обслуживанию запросов процессора. Наряду с режимами Block Write
и Write-per-Bit микросхема реализует режим Flash Write, позволяющий очистить
целую строку памяти. Имеется также возможность маскировать определенные

ячейки, защищая их от записи.

Микросхемы WRAM.

 Данный вид микросхем, разработанный компанией Sam-

sung, во многом похож на VRAM. Это также двухпортовая память, допускающая
одновременный доступ со стороны процессора и ЦАП, но по конструкции она не-
сколько проще, чем VRAM. Имеющиеся в VRAM, но редко используемые функ-
ции исключены, а вместо них введены дополнительные функции, ускоряющие
вывод на экран текста и заполнение одним цветом больших площадей экрана.
В WRAM применена более быстрая схема буферизации данных и увеличена раз-

рядность внутренней шины. Ускорено также ядро микросхемы, за счет использо-
вания режима скоростного страничного режима (UFP — Ultra Fast Page), что обес-
печивает время доступа порядка 15 нс. В среднем WRAM на 50% производительнее,
чем VRAM, и на 20% дешевле. Применяется микросхема в мощных видеоадапте-
рах.

Микросхемы MDRAM.

 Микросхема типа MDRAM (Multibank DRAM — мно-

гоблочное динамическое ОЗУ) разработана компанией MoSys и ориентирована
на графические карты. Память содержит множество независимых банков по 1К
32-разрядных слов каждый. Банки подключены к быстрой и широкой внутренней
шине. Каждый банк может выполнять определенные операции независимо от дру-
гих банков. Отказ любого из банков ведет лишь к сокращению суммарной емкости
памяти и некоторому снижению показателей быстродействия. Благодаря блочно-

му построению технология позволяет изготавливать микросхемы практически
любой емкости, не обязательно кратной степени числа 2.

2 3 2 Глава 5. Память

Микросхемы 3D-RAM.

 Этот тип памяти разработан совместно компаниями

Mitsubishi и Sun Microsystems с ориентацией на трехмерные графические ускори-

тели. Помимо массива запоминающих элементов, микросхема 3D-RAM (трехмер-
ная RAM) содержит процессор (арифметико-логическое устройство) и кэш-па-
мять. Процессор позволяет выполнять некоторые операции с изображением прямо
в памяти. Основные преобразования над пикселами реализуются за один такт,
поскольку стандартная последовательность действий «считал, изменил, записал»

сводится к одной операции — «изменить», выполняемой в момент записи. Про-
цессор микросхемы позволяет за секунду выполнить около 400 млн операций по
обработке данных и закрасить до 4 млн элементарных треугольников. Кэш-память
обеспечивает более равномерную нагрузку на процессор при интенсивных вычис-

лениях. Ядро 3D-RAM состоит из четырех банков общей емкостью 10 Мбит. Раз-

мер строк памяти выбран таким, чтобы в пределах одной и той же области памяти
находилось как можно больше трехмерных объектов. Это дает возможность сэко-
номить время на переходы со строки на строку. По цене данный тип микросхем

сравним с VRAM.

Многопортовые ОЗУ

Стандартное однопортовое ОЗУ имеет по одной шине адреса, данных и управле-

ния и в каждый момент времени обеспечивает доступ к ячейке памяти только од-
ному устройству. Структура запоминающего элемента (ЗЭ) такого ОЗУ приведе-
на на рис. 5.12,

 а.

Рис. 5.12. Запоминающие элементы статического ОЗУ: а — однопортового;

б

 — двухпортового

В отличие от стандартного в

 n

-портовом ОЗУ имеется

 п

 независимых наборов

шин адреса, данных и управления, гарантирующих одновременный и независи-
мый доступ к ОЗУ

 п

 устройствам. Данное свойство позволяет существенно упро-

стить создание многопроцессорных и многомашинных вычислительных систем,
где многопортовое ОЗУ выступает в роли общей или совместно используемой па-

мяти. В рамках одной ВМ подобное ОЗУ может обеспечивать обмен информацией
между ЦП и УВВ (например, контроллером магнитного диска) намного эффек-
тивней, чем прямой доступ к памяти. В настоящее время серийно выпускаются

Основная память  2 3 3

двух- и четырехпортовые микросхемы, среди которых наиболее распространены

первые. Поскольку архитектурные решения в обоих случаях схожи, дальнейшее
изложение будет вестись применительно к двухпортовым ОЗУ.

ЗЭ двухпортового ОЗУ (см. рис. 5.12,

 б)

 также содержит шесть транзисторов,

но в отличие от стандартного ЗЭ (см. рис. 5.12,

 а)

 транзисторы Q3 служат не в ка-

честве резисторов, а предоставляют доступ к элементу с двух направлений.

В двухпортовой памяти имеются два набора адресных, информационных и уп-

равляющих сигнальных шин, каждый из которых обеспечивает доступ к общему
массиву ЗЭ (рис. 5.13). Поскольку двухпортовому ОЗУ свойственна симметрич-
ная структура, в дальнейшем наборы шин будем называть «левым» (Л) и «пра-
вым» (П). В целом организация матрицы ЗЭ остается традиционной.

Доступ к ячейкам возможен как через левую, так и через правую группу шин,

причем если Л- и П-адреса различны, никаких конфликтов не возникает. Пробле-
мы потенциально возможны, когда Л- и П-устройства одновременно обращаются
по одному и тому же адресу и хотя бы одно из этих устройств пытается выполнить

операцию записи. В этом случае, если один из портов читает информацию, а дру-
гой производит запись в ту же ячейку, вероятно считывание недостоверной ин-
формации. При попытке единовременного ввода в ячейку с двух направлений в
нее может быть занесена неопределенная комбинация из записываемых слов. Не-
смотря на то что вероятность подобных ситуаций по оценкам не превышает 0,1%,
такой вариант необходимо учитывать, для чего в двухпортовой памяти имеется
схема арбитража с использованием сигналов «Занято».

Рис. 5.13. Структура двухпортового ОЗУ

Логика арбитража в микросхеме реализована аппаратными средствами (рис. 5.14).

Схема обеспечивает формирование сигнала «Занято», запрещающего запись в

ячейку для той половины, на которой адрес появится позже, а также принятие ре-
шения в пользу одного из входных портов при одновременном поступлении адре-
сов. Арбитр содержит два компаратора адресов (КЛ и КП), два буфера задержки
(БЗЛ и БЗП), триггер-защелку (ТЗ), образованный перекрестно связанными схема-
ми «И-НЕ», и формирователи сигналов «Занято» (ЗЛ и ЗП).

2 3 4 Глава 5. Память

Рис. 5.14. Логика арбитража с использованием сигнала «Занято»

Выявление адреса, поступившего первым, производится за счет буферов задерж-

ки и компараторов адресов. Так, если информация на адресной шине А

Л

 уже стаби-

лизировалась, а на шине А

П

 имеет тенденцию совпасть с А

Л

, то на выходе К

П

 сигнал

«1» появится немедленно, как только адреса совпадут, в то время как на выходе К

Л

он сформируется с некоторой задержкой, определяемой БЗ

Л

. Эта ситуация фикси-

руется триггером-защелкой, на выходе которого возможны три комбинации сиг-
налов: ТЗ

Л

= ТЗ

П

 = 1, ТЗ

Л

= 0 и ТЗ

П

 = 1, ТЗ

Л

=1 и ТЗ

П

= 0. В исходном состоянии ТЗ

Л

 = ТЗ

П

=1,

поскольку на выходах обоих компараторов 0. В нашем случае при поступлении от

К

П

 сигнала 1 на выходе ТЗ

П

 установится значение G, в то время как выход ТЗ

Л

 по-

прежнему останется в состоянии 1, так как с К

Л

 единица придет позже. В результа-

те будет сформирован сигнал, запрещающий запись через правый порт, а также
сигнал Занято

П

, который поступает на устройство, подключенное к правому порту

микросхемы, и может быть использован для задержки или повторения обращения
к ячейке.

Если обращения к одной и той же ячейке происходят строго одновременно,

сигналы с выходов К

Л

 и К

П

 поступят на входы ТЗ также одновременно. Схема ТЗ

реализована таким образом, что триггер и в этом случае установится в какое-то
одно из двух своих нормальных состояний, что гарантирует принятие положитель-
ного решения на доступ к ячейке в пользу только одного из портов.

Сигналы выбора микросхемы ВМ

Л

 и ВМ

П

 поступают непосредственно на ТЗ, бла-

годаря чему при наличии обращения только от одного из портов арбитраж не про-
изводится.

Помимо возможности доступа к ячейкам с двух направлений, двухпортовая

память снабжается средствами для обмена сообщениями между подключенными
к ней устройствами: системой прерывания и системой семафоров. Первую из них
называют аппаратной, а вторую — программной.

В системе прерываний двухпортовой памяти две последних ячейки микросхе-

мы (с наибольшими адресами) используются в качестве «почтовых ящиков» для

Основная память  2 3 5

обмена сообщениями между устройствами, подключенными к Л- и П-портам. Со-
общению от левого устройства выделена ячейка с четным адресом (если емкость
памяти равна 1К, то это будет адрес 3FF

16

), а от правого — с нечетным (3FE

16

).

Когда устройство записывает информацию в свой «почтовый ящик», формирует-

ся запрос прерывания к устройству, подключенному к противоположному порту.
Этот сигнал автоматически сбрасывается, когда адресат считывает информацию
из своего «почтового ящика».

Система семафоров — это имеющийся в двухпортовой памяти набор из восьми

триггеров, состояние которых может быть прочитано и изменено со стороны лю-
бого из портов. Триггеры играют роль программных семафоров или флагов, с по-
мощью которых Л- и П-устройства могут извещать друг друга о каких-то собы-

тиях. Сущность этих событий не зафиксирована и определяется реализуемыми

программами. Обычно семафоры нужны для предоставления одному из процессо-

ров монопольного права работы с определенным блоком данных до завершения
всех необходимых операций с этим блоком. В этом случае процессор, монополи-
зирующий блок данных, устанавливает один из семафоров в состояние 1, а по за-
вершении — в 0. Второй процессор, прежде чем обратиться к данному блоку, счи-
тывает семафор и при единичном состоянии последнего повторяет считывание
и анализ семафора до тех пор, пока первый процессор не установит его в состоя-
ние 0. Естественно, что в программном обеспечении Л- и П-процессоров распреде-

ление и правила использования семафоров должны быть согласованы.

Зачастую одной микросхемы многопортовой памяти не хватает из-за недоста-

точной емкости одной ИМС или ввиду малой разрядности ячеек. В обоих случаях
необходимо соединить несколько микросхем, соответственно параллельно или
последовательно. Если несколько микросхем объединяются в цепочку для дости-
жения нужной разрядности слова, возникает проблема с арбитражем при одновре-
менном обращении к одной и той же ячейке. В этих случаях в разных ИМС цепоч-
ки, в силу разброса их параметров, предпочтение может быть отдано разным портам,
в то время как решение должно быть единым. Для исключения подобной ситуа-
ции микросхемы многопортовой памяти выпускаются в двух вариантах: ведущие
(master) и ведомые (slave). Принятие решения производится только в ведущих

микросхемах, а ведомые функционируют в соответствии с инструкцией, получен-
ной от ведущего. Таким образом, в цепочке используется только одна микросхема

типа «ведущий», а все прочие ИМС должны иметь тип «ведомый».

Память типа FIFO

Во многих случаях ОЗУ применяется для буферизации потока данных, когда дан-

ные считываются из памяти в той же последовательности, в которой они туда за-
носились, но поступление и считывание происходят с различной скоростью. Час-
то для этой цели применяют обычное ОЗУ, однако здесь одновременная запись
и считывание информации невозможны. Более эффективным видом ОЗУ, где оба

действия могут вестись одновременно, служит память типа FIFO. Микросхема

представляет собой двухпортовое ОЗУ, где один порт предназначен для занесе-
ния информации, а второй — для считывания. Для FIFO-памяти характерны все

технологические приемы, свойственные двухпортовой памяти, в частности спосо-