ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 23.11.2023
Просмотров: 57
Скачиваний: 3
ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.
, определяется одним периодом сигнала битовой синхронизации SCLK( см.рисунок)
В начале каждого пакета данных из 16 бит кодек формирует импульс кадровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессора начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных слов АЦП первого и второго каналов кодеку необходимо сформировать 32 импульса битовой синхронизации SCLK и 2 импульса кадровой синхронизации
SDOFS. Время передачи двух слов не должно превышать период дискретизации аналогового сигнала TS.
Одновременно с приемом данных от АЦП процессор передает два 16-разрядных слова в ЦАП двух каналов кодека. Принятые 32 бита автоматически записываются в регистр RX0 порта SPORT0 или RX1 порта SPORT1 – в зависимости от того, к какому последовательному интерфейсу подключена микросхема AD73322. Формирование сигнала SСLK показано на рисунке.
Программируемый делитель частоты внешнего генератора, подключенного ко входу кодека МСLK, может задать один из пяти коэффициентов деления 1, 2, 3, 4 и 5.
Выбор коэффициента деления определяется разрядами 4-6 регистра управления В при формировании внутреннего сигнала DМСLK (таблица). По умолчанию устанавливается коэффициент деления 1 : 1. Второй программируемый делитель частоты микросхемы AD73322 определяет частоту выходного сигнала SСLK с помощью бит 2-3 регистра В (таблица ). Частота дискретизации аналогового сигнала FS определяется битами 0-1 регистра В и может принимать 4 значения: DMCLK/256, DMCLK/512,
DMCLK/1024 и DMCLK/2048 (таблица ). После включения питания процессора по умолчанию устанавливается минимальная частота дискретизации FS=DMCLK/2048 = 8 кГц
Установка внутренней частоты DMCLK
Программирование частоты SCLK
Программирование частоты дискретизации Fs
Обнуление всех управляющих регистров кодека происходит автоматически при поступлении сигнала низкого уровня на вход сброса RESET. Значения, отличные от принятых по умолчанию, записываются в программе пользователя при
начальной инициализации. Для этого процессору необходимо передать в кодек от 8 до 16 управляющих 16-разрядных слов в зависимости от выбираемого режима кодека.
Частота битовой синхронизации и коэффициенты деления выбираются из условия: (количество слов) × (размер слова) × FS < FSCLK . Для схемы подключения кодека, приведенной на рис. 34, необходимо выполнение неравенства
2 × 16 × FS < FSCLK . Если при инициализации кодека в программе записать в регистр управления. В управляющее слово в двоичном коде 1000000100001111, то в младших 7 разрядах будут записана следующая информация DIR0 = 1 (бит 0), DIR1 = 1 (бит 1), SCD0 = 1 ( бит 2), SCD1 = 1 ( бит
3), MCD0 = 0 (бит 4), MCD1 = 0 (бит 5), MCD2 = 0 (бит 6). Пользуясь таблицами 6, 7, 8 определяем коэффициенты деления и частоту сигналов. FDMCLK =16,384 МГц, FSCLK = 16,384 МГц, FS = 16,384/256 = 64 кГц.
Вывод сброса (RESET) может быть соединен с сигналом общего аппаратного сброса системы или может управляться любым программируемым выходом общего назначения.
В режиме программирования данные передаются от процессора ЦОС в управляющие регистры микросхемы AD73322 для активации необходимого режима работы. После программирования конфигурации устройства, т.е. после правильной установки различных регистров управления, кодек может выйти из режима программирования и войти в режим передачи данных. Данные от двух АЦП передаются в DSP-процессор двумя блоками, состоящими из 16-ти разрядных слов. Точно так же данные для двух ЦАП передаются от DSP-процессора к микросхеме AD73322 аналогичными способом. Упрощенные временные диаграммы работы последовательного интерфейса показаны на рис. 8.24.
Временные диаграммы работы последовательного порта процессора ADSP-2189M, работающего в режиме приема (альтернативный режим фреймовой синхронизации), показаны на рис. 8.17. Первый отрицательный (нисходящий) фронт сигнала SCLK, следующий после отрицательного (нисходящего) фронта сигнала RFS, синхронизирует фиксацию старшего бита данных (MSB) от АЦП во входном регистре сдвига процессора. Процесс продолжается до тех пор, пока все последовательные биты не будут поочередно приняты во входном регистре сдвига. Основные временные характеристики, на которые следует обратить внимание, это время установления последовательных данных (tSCS) и время их удержания (tSCH) по отношению к отрицательным фронтам сигнала SCLK. В случае использования процессора ADSP-2189M, эти значения равны соответственно 4 и 7 нс. При использовании АЦП последнего поколения, оснащенных высокоскоростными последовательными портами, обычно не возникает трудностей в обеспечении этих характеристик даже при максимальной скорости последовательной передачи данных.
АЦП является ведущим устройством (MASTER).
Процессор ADSP-2189M способен эффективно взаимодействовать с медленными периферийными устройствами при помощи имеющихся средств программирования длительности состояния ожидания. Имеется три специальных регистра для управления процессом ожидания: для памяти начальной загрузки, для памяти программ и для памяти данных и пространства ввода-вывода. Программист может задать от 0 до 15 тактов ожидания для каждого параллельного интерфейса памяти. Каждый такт ожидания увеличивает время доступа к внешней памяти на величину, равную по длительности одному такту генератора тактовых импульсов процессора (13.3 нс для процессора ADSP-2189M, работающего на тактовой частоте 75 МГц). В рассматриваемом примере сигналы адрес памяти данных, DMS и RD удерживаются неизменными в течение дополнительного времени, определяемого продолжительностью тактов ожидания. Необходимо как минимум 5 тактов ожидания.
5 Разработка программного обеспечения
Список литературы
Книги по цифровой обработке сигналов http://dsp.mirahost.ru/dsp_books.htm
Литература по цифровой обработке сигналов http://dsp-book.narod.ru/books.html
Приложение
ПРИЛОЖЕНИЕ 1
Министерство образования и науки российской федерации
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования
поволжский государственный технологический университет
Кафедра радиотехники и связи
Проектирование систем цифровой обработки сигналов
Пояснительная записка к курсовой работе по дисциплине
«Цифровая обработка сигналов»
Выполнил: ст. гр. ___________
Проверил: ________________
Йошкар-Ола, 2012
ПРИЛОЖЕНИЕ 2
ВАРИАНТЫ ЗАДАНИЙ
на курсовое проектирование по дисциплине
«Цифровая обработка сигналов»
Тема курсовой работы: «Проектирование систем цифровой обработки сигналов».
Задание. Разработать в соответствии с заданным преподавателем индивидуальным заданием (см. Таблицу заданий) микропроцессорную систему для реализации алгоритмов цифровой обработки сигналов, отвечающей следующим требованиям:
М - микропроцессор фирмы Motorola;
А – микропроцессор фирмы Analog Device;
Т – микропроцессор фирмы Texas Instruments.
1. от 100 Гц до 10000 Гц;
2. от 20 Гц до 20000 Гц;
3. от 300 Гц до 3400 Гц;
4. от 10 ГЦ до 1000 Гц.
или соотношение мощности сигнала к мощности шума (с/ш): 4. 90 дБ; 5. 100 дБ; 6. 120 дБ.
2 - 2 канала; 4 - 4 канала.
1- USB, 2- SPI, 3 – I2C, 4- RS 232C, 5- RS 485;
В начале каждого пакета данных из 16 бит кодек формирует импульс кадровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессора начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных слов АЦП первого и второго каналов кодеку необходимо сформировать 32 импульса битовой синхронизации SCLK и 2 импульса кадровой синхронизации
SDOFS. Время передачи двух слов не должно превышать период дискретизации аналогового сигнала TS.
Одновременно с приемом данных от АЦП процессор передает два 16-разрядных слова в ЦАП двух каналов кодека. Принятые 32 бита автоматически записываются в регистр RX0 порта SPORT0 или RX1 порта SPORT1 – в зависимости от того, к какому последовательному интерфейсу подключена микросхема AD73322. Формирование сигнала SСLK показано на рисунке.
Программируемый делитель частоты внешнего генератора, подключенного ко входу кодека МСLK, может задать один из пяти коэффициентов деления 1, 2, 3, 4 и 5.
Выбор коэффициента деления определяется разрядами 4-6 регистра управления В при формировании внутреннего сигнала DМСLK (таблица). По умолчанию устанавливается коэффициент деления 1 : 1. Второй программируемый делитель частоты микросхемы AD73322 определяет частоту выходного сигнала SСLK с помощью бит 2-3 регистра В (таблица ). Частота дискретизации аналогового сигнала FS определяется битами 0-1 регистра В и может принимать 4 значения: DMCLK/256, DMCLK/512,
DMCLK/1024 и DMCLK/2048 (таблица ). После включения питания процессора по умолчанию устанавливается минимальная частота дискретизации FS=DMCLK/2048 = 8 кГц
Установка внутренней частоты DMCLK
Программирование частоты SCLK
Программирование частоты дискретизации Fs
Обнуление всех управляющих регистров кодека происходит автоматически при поступлении сигнала низкого уровня на вход сброса RESET. Значения, отличные от принятых по умолчанию, записываются в программе пользователя при
начальной инициализации. Для этого процессору необходимо передать в кодек от 8 до 16 управляющих 16-разрядных слов в зависимости от выбираемого режима кодека.
Частота битовой синхронизации и коэффициенты деления выбираются из условия: (количество слов) × (размер слова) × FS < FSCLK . Для схемы подключения кодека, приведенной на рис. 34, необходимо выполнение неравенства
2 × 16 × FS < FSCLK . Если при инициализации кодека в программе записать в регистр управления. В управляющее слово в двоичном коде 1000000100001111, то в младших 7 разрядах будут записана следующая информация DIR0 = 1 (бит 0), DIR1 = 1 (бит 1), SCD0 = 1 ( бит 2), SCD1 = 1 ( бит
3), MCD0 = 0 (бит 4), MCD1 = 0 (бит 5), MCD2 = 0 (бит 6). Пользуясь таблицами 6, 7, 8 определяем коэффициенты деления и частоту сигналов. FDMCLK =16,384 МГц, FSCLK = 16,384 МГц, FS = 16,384/256 = 64 кГц.
Вывод сброса (RESET) может быть соединен с сигналом общего аппаратного сброса системы или может управляться любым программируемым выходом общего назначения.
В режиме программирования данные передаются от процессора ЦОС в управляющие регистры микросхемы AD73322 для активации необходимого режима работы. После программирования конфигурации устройства, т.е. после правильной установки различных регистров управления, кодек может выйти из режима программирования и войти в режим передачи данных. Данные от двух АЦП передаются в DSP-процессор двумя блоками, состоящими из 16-ти разрядных слов. Точно так же данные для двух ЦАП передаются от DSP-процессора к микросхеме AD73322 аналогичными способом. Упрощенные временные диаграммы работы последовательного интерфейса показаны на рис. 8.24.
Временные диаграммы работы последовательного порта процессора ADSP-2189M, работающего в режиме приема (альтернативный режим фреймовой синхронизации), показаны на рис. 8.17. Первый отрицательный (нисходящий) фронт сигнала SCLK, следующий после отрицательного (нисходящего) фронта сигнала RFS, синхронизирует фиксацию старшего бита данных (MSB) от АЦП во входном регистре сдвига процессора. Процесс продолжается до тех пор, пока все последовательные биты не будут поочередно приняты во входном регистре сдвига. Основные временные характеристики, на которые следует обратить внимание, это время установления последовательных данных (tSCS) и время их удержания (tSCH) по отношению к отрицательным фронтам сигнала SCLK. В случае использования процессора ADSP-2189M, эти значения равны соответственно 4 и 7 нс. При использовании АЦП последнего поколения, оснащенных высокоскоростными последовательными портами, обычно не возникает трудностей в обеспечении этих характеристик даже при максимальной скорости последовательной передачи данных.
АЦП является ведущим устройством (MASTER).
Процессор ADSP-2189M способен эффективно взаимодействовать с медленными периферийными устройствами при помощи имеющихся средств программирования длительности состояния ожидания. Имеется три специальных регистра для управления процессом ожидания: для памяти начальной загрузки, для памяти программ и для памяти данных и пространства ввода-вывода. Программист может задать от 0 до 15 тактов ожидания для каждого параллельного интерфейса памяти. Каждый такт ожидания увеличивает время доступа к внешней памяти на величину, равную по длительности одному такту генератора тактовых импульсов процессора (13.3 нс для процессора ADSP-2189M, работающего на тактовой частоте 75 МГц). В рассматриваемом примере сигналы адрес памяти данных, DMS и RD удерживаются неизменными в течение дополнительного времени, определяемого продолжительностью тактов ожидания. Необходимо как минимум 5 тактов ожидания.
5 Разработка программного обеспечения
Список литературы
-
Айфичер Э. , Джервис Б. Цифровая обработка сигналов: практический подход, 2-е издание.:Пер. с англ.-М.: Издательский дом «Вильямс» , 2004.-992 с.:ил.- Парал. тит. анг. -
Глинченко А.С., Голенок А.И. Принципы организации и програмирования сигнальных процессоров ADSP 21** - Красноярск: КГТУ, 2000. - 86 с. -
Круг П.Г. Процессоры цифровой обработки сигналов. - М: Изд. МЭИ, 2002. - 128 с. -
Кузин А.А. Процессор TMS320C40. - Н. Новгород: 1999, 210 с. -
Куприянов М.С., Иванова В.Е., Матвиенко Н.И. Микропроцессоры фирмы Motorola. Ч 2. - М: Motorola, 1998. - 51 с. -
Куприянов Н. С., Матюшкин Б. Д. Цифровая обработка сигналов: процессоры, алгоритмы, средства проектирования. -2-е изд., перераб и доп.СпБ, Политехника, 2002.-592с.:ил.. -
Марков С. Цифровые сигнальные процессоры. Кн.1. - М: Микро-арт, 1996. - 144 с. -
Мясников, В. И. Микропроцессорные системы: учебное пособие по курсовому проектированию / В.И.Мясников. – Йошкар-Ола: Марийский государственный технический университет, 2008. – 244с. -
Основы цифровой обработки сигналов : [курс лекций] : учеб. пособие по направлению подгот. дипломир. специалистов 654400 "Телекоммуникации" / Солонина А. И. [и др.]. - 2 - е изд. - СПб. : БХВ-Петербург, 2005. - 753 с. : ил. -
Потехин, Дмитрий Станиславович. Разработка систем цифровой обработки сигналов на базе ПЛИС / Д. С. Потехин, И. Е. Тарасов. - М. : Горячая линия-Телеком, 2007. - 248 с. : ил. - (Современная электроника) -
Процессоры цифровой обработки сигналов фирмы Texas Instruments - М: ЗАО СКАН Инжиниринг, 1998. - 70 с. -
Сергиенко, Александр Борисович. Цифровая обработка сигналов : [учеб. пособие для студентов вузов по направлению подгот. дипломир. специалистов "Информатика и вычисл. техника"] / А. Б. Сергиенко. - 2-е изд. - СПб. и др. : Питер, 2005. - 750 с. : ил. - (Учебник для вузов) -
Солонина, Алла И. Алгоритмы и процессоры цифровой обработки сигналов : Учеб.пособие для студ-ов по направлению 654400"Телекоммуникации" / А.Солонина, Д.Улахович, Л.Яковлев. - СПб. : БХВ-Петербург, 2002. - 454 с. : ил. - (Учебное пособие) -
Солонина А., Улахович Д., Яковлев Л. Цифровые процессоры обработки сигналов - СПБ: БХВ, 2000. - 512 с. -
Сперанский B.C. Сигнальные микропроцессоры и их применение в системах телекоммуникаций и электроники : [учеб. пособие для студентов вузов по специальностям : "Радиосвязь, радиовещание и телевидение", "Средства связи с подвижными объектами", "Многокан. телекоммуникац. системы"] / В. С. Сперанский. - М. : Горячая линия - Телеком, 2008. - 168 с. : ил. - (Современная электроника). -
Книги по цифровой обработке сигналов http://dsp.mirahost.ru/dsp_books.htm
Литература по цифровой обработке сигналов http://dsp-book.narod.ru/books.html
Приложение
ПРИЛОЖЕНИЕ 1
Министерство образования и науки российской федерации
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования
поволжский государственный технологический университет
Кафедра радиотехники и связи
Проектирование систем цифровой обработки сигналов
Пояснительная записка к курсовой работе по дисциплине
«Цифровая обработка сигналов»
Выполнил: ст. гр. ___________
Проверил: ________________
Йошкар-Ола, 2012
ПРИЛОЖЕНИЕ 2
ВАРИАНТЫ ЗАДАНИЙ
на курсовое проектирование по дисциплине
«Цифровая обработка сигналов»
Тема курсовой работы: «Проектирование систем цифровой обработки сигналов».
Задание. Разработать в соответствии с заданным преподавателем индивидуальным заданием (см. Таблицу заданий) микропроцессорную систему для реализации алгоритмов цифровой обработки сигналов, отвечающей следующим требованиям:
-
Тип микропроцессора ЦОС:
М - микропроцессор фирмы Motorola;
А – микропроцессор фирмы Analog Device;
Т – микропроцессор фирмы Texas Instruments.
-
Частотный диапазон входных аналоговых сигналов
1. от 100 Гц до 10000 Гц;
2. от 20 Гц до 20000 Гц;
3. от 300 Гц до 3400 Гц;
4. от 10 ГЦ до 1000 Гц.
-
Относительная точность представления информации (): 1. 0,1%; 2. 0,05%; 3. 0,01%;
или соотношение мощности сигнала к мощности шума (с/ш): 4. 90 дБ; 5. 100 дБ; 6. 120 дБ.
-
Количество входных/ выходных аналоговых каналов:
2 - 2 канала; 4 - 4 канала.
-
Количество процессоров ЦОС – 1, 2. -
Использование внешней памяти – 1- Нет, 2 - Да; -
Тип последовательного канала связи, поддерживаемый HOST процессором :
1- USB, 2- SPI, 3 – I2C, 4- RS 232C, 5- RS 485;
-
Программа: