Файл: Методические указания по изучению дисцип лины. Томск Факультет дистанционного обучения, тусур, 2012. 86 с. Представлены рекомендации по самостоятельному изучению теоре тического материала, выполнению контрольных и лабораторных работ.pdf
ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 30.11.2023
Просмотров: 109
Скачиваний: 1
ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.
22
По таблице истинности формируем выражения булевой функции в совершенной дизъюнктивной форме и совершенной конъюнктивной нормальной форме:
B
A
B
A
f
СДНФ
+
=
,
(
)
(
)
B
A
B
A
f
СКНФ
+
+
=
На основе сравнения выражения
СДНФ
f
с выражениями за- данных булевых функций
B
A
f
=
,
B
A
f
=
,
B
A
f
=
,
B
A
B
A
B
A
f
+
=
⊕
=
, а выражения
СКНФ
f
с выражением заданной булевой функции
B
A
f
+
=
, делаем вывод, что временной диа- грамме соответствует функция
B
A
f
⊕
=
Задание 11. Указать булеву функцию, реализуемую комби- национной схемой:
1 0
1 2
3 1
2
MS
A
B
C
f
Рис. 2.9 — Комбинационная схема
Решение. Выражение булевой функции, реализуемой муль- типлексором с четырьмя информационными входами и прямым входом разрешения, имеет вид:
(
)
AB
x
B
A
x
B
A
x
B
A
x
E
f
3 2
1 0
+
+
+
=
Для заданной схемы
C
x
=
0
,
0 2
1
=
=
x
x
,
C
x
=
3
. Отсутствие на условном графическом изображении мультиплексора входа разрешения предполагает, что на вход разрешения подан сигнал, разрешающий работу мультиплексора (
1
=
E
).
С учетом информационных значений входных сигналов схемы выражение булевой функции принимает вид:
(
)
ABC
C
B
A
CAB
B
A
B
A
B
A
C
f
+
=
+
⋅
+
⋅
+
=
0 0
1
23
Задание 12. Указать восьмиразрядное слово, которое необ- ходимо подать на информационные входы мультиплексора для реализации булевой функции
C
A
C
B
A
f
+
=
:
0 1
7 1
2
MS
f
4 8
A
B
C
Рис
. 2.10 —
Восьмиканальный мультиплексор
Решение. Выражение булевой функции, реализуемой муль- типлексором с восемью информационными входами и прямым входом разрешения, имеет вид:
).
(
ABC
x
C
AB
x
C
B
A
x
C
B
A
x
BC
A
x
C
B
A
x
C
B
A
x
C
B
A
x
E
f
7 6
5 4
3 2
1 0
+
+
+
+
+
+
+
+
=
Заданную булеву функцию представим в совершенной дизъюнктивной нормальной форме:
(
)
C
AB
C
B
A
C
B
A
B
B
C
A
C
AB
C
A
C
AB
f
+
+
=
+
+
=
+
=
Сравнивая выражения, делаем вывод, что сигналы на ин- формационных входах должны иметь значения:
1 0
=
x
,
0 1
=
x
,
1 2
=
x
,
0 3
=
x
,
0 4
=
x
,
0 5
=
x
,
1 6
=
x
,
0 7
=
x
Восьмиразрядное слово, которое необходимо подать на ин- формационные входы мультиплексора: 01000101.
Задание 13. Определить двоичный код на выходах комби- национной схемы:
24 1
2 4
DC
0 1
2 3
4 7
6 5
1
=1 1
1
E
Рис
. 2.11 —
Комбинационная схема
Решение. Заземление входа микросхемы при использовании положительной логики и положительного напряжения питания обеспечивает подачу на этот вход сигнала логического нуля:
1 2
4
DC
0 1
2 3
4 7
6 5
1
=1 1
1 1
1 0
0 1
0 0
0 0
0 0
0
E
0 0
0
Рис
. 2.12 —
Комбинационная схема
Так как вход разрешения является инверсным, подача на не- го логического нуля разрешает работу дешифратора. Логические элементы схемы формируют на адресных входах дешифратора двоичный код 001. Данный код определяет номер выхода, на ко- тором формируется сигнал логической единицы, при этом на ос- тальных выходах формируются сигналы логического нуля. Таким образом, выходной код схемы — 00000010.
25
Задание 14. Представить в десятичной системе счисления число
C
, формируемое на выходе схемы:
1 1
8 8
8 8
8
SM
S
A
B
150 129
C
Рис
. 2.13 —
Комбинационная схема на сумматоре и
логических элементах
Решение. Микросхема сумматора формирует на выходе арифметическую сумму
S
восьмиразрядных двоичных чисел А и
В. Переведем числа 150 и 129 из десятичной системы счисления в двоичную: 150 = 10010110В, 129=10000001В.
Так как двоичный код числа 150 подается на группу входов
В через инверторы, необходимо выполнить поразрядное инвер- тирование двоичного кода этого числа:
1 0
0 1
0 1
1 0
0 1
1 0
1 0
0 1
=
Определим арифметическую сумму двоичных кодов
10000001 и 01101001:
1 0 0 0 0 0 0 1 0 1 1 0 1 0 0 1
+
1 1 1 0 1 0 1 0
Из схемы следует, что число С формируется путем пораз- рядного инвертирования полученной на выходе сумматора ариф- метической суммы
S
:
1 0
1 0
1 0
0 0
0 1
0 1
0 1
1 1
=
=
=
S
C
Переведем полученное число С из двоичной систем счисле- ния в десятичную:
.
21 1
4 16 2
1 2
0 2
1 2
0 2
1 2
0 2
0 2
0 2
0 1
2 3
4 5
6 7
7 0
=
+
+
=
=
⋅
+
⋅
+
⋅
+
⋅
+
⋅
+
⋅
+
⋅
+
⋅
=
⋅
=
∑
=
i
i
i
c
C
Задание 15. Определить функцию сравнения цифрового компаратора, выполненного на двоичном сумматоре:
26
F
SM
S
A
B
n
n
P
1
n
A
B
Рис
. 2.14 —
Цифровой компаратор на сумматоре
Решение. Функция сравнения цифрового компаратора пред- ставляет собой совокупность отношений (больше, меньше, равно) между входными кодами, обеспечивающих логическую единицу на выходе
F
Инверсный двоичный код
n
-разрядного числа А связан с его прямым кодом соотношением:
A
A
n
−
−
=
1 2
На выходе сумматора формируется арифметическая сумма, определяемая формулой:
(
)
B
A
B
A
n
−
−
−
=
+
1 2
Определим значение сигнала на выходе
F
для трех возмож- ных отношений между числами
A
и
B
1.
При отношении «А равно В» (
B
A
=
) выполняется равен- ство
1 2
−
=
+
n
B
A
. Так как вес выхода переноса сумматора равен
n
2
, то
1 2
−
=
n
S
,
0
=
P
,
1
=
=
P
F
2. При отношении «А больше
B
» (
B
A
>
) справедливо
n
n
B
A
B
A
2 1
2
<
−
−
−
=
+
. С учетом веса выхода переноса суммато- ра
B
A
S
n
−
−
−
=
1 2
,
0
=
P
,
1
=
=
P
F
3. Если «А меньше
B
» (
B
A
<
), то
n
n
B
A
B
A
2 1
2
≥
−
+
−
=
+
. С учетом веса выхода переноса сумматора
1
−
−
=
B
A
S
,
1
=
P
,
0
=
=
P
F
Так как логическая единица на выходе
F
формируется для отношений «А равно В» и «А больше
B
», то функцией сравнения цифрового компаратора является «А больше либо равно В»
(
B
A
≥
).
В правильности полученного ответа можно убедиться на конкретных числовых примерах, задавшись определенной раз- рядностью сравниваемых чисел.
27
1 2 3 4 5 6 7
Задание 16. Определить число, которое высветится на одно- разрядном цифро-буквенном индикаторе при замыкании ключа:
DC
T
T
R
S
D
C
1 2
4 8
7
SM
1 2
4 8
1 2
4 8
16
SA
Рис. 2.15 — Микроэлектронная схема
Решение. Предположим, что в заданной схеме использованы интегральные микросхемы транзисторно-транзисторной логики, а логика по полярности положительная. Это значит, что напряже- ние питания положительное, заземленный вход соответствует подаче логического нуля, а незадействованный вход — логиче- ской единице.
При замыкании ключа на входах установки
RS
-триггера формируются сигналы
0
=
S
,
1
=
R
. Так как входы установки ин- версные, это приводит к установке
RS
-триггера в единичное со- стояние (
1
=
RS
Q
,
0
=
RS
Q
). С инверсного выхода
RS
-триггера на информационный вход
D
-триггера поступает сигнал логического нуля. Для определения сигнала, поступающего на вход синхрони- зации
D
-триггера, необходимо определить сигнал на выходе пе- реноса сумматора (выход с весом 16). Поскольку на оба входа сумматора с весом 8 с прямого выхода
RS
-триггера поступает сигнал логической единицы, то независимо от уровней сигналов на других входах сумматора происходит перенос логической единицы из старшего разряда (выход с весом 8) в разряд перено- са. Следовательно, на вход синхронизации
D
-триггера однознач-
28 но подается уровень логической единицы, что приводит к появ- лению на прямом выходе
D
-триггера сигнала с информационного входа (в рассматриваемом случае
0
=
D
Q
).
SM
DC
T
T
R
S
D
C
1 2
4 8
1 2
4 8
16 1
2 4
8 7
1 0
1 0
0 1
1 0
0 1
Рис. 2.16 — Микроэлектронная схема
Таким образом, уровни сигналов на всех входах сумматора определены (см. рис. 2.16), то есть на входы сумматора подаются двоичные коды 1001, 1001 и логическая единица на вход перено- са. На выходах сумматора формируется арифметическая сумма:
1 0 0 1
+
1 0 0 1 1 1 0 0 1 1
выход переноса
Арифметическая сумма поступает на входы дешифратора, преобразующего двоичный код в семисегментный код, соответ- ствующий цифре 3.
Задание 17. Определить коэффициент пересчета счетчика:
29
CT10
R
1 2
4 8
9
≥
CT2
R
1 2
4 8
+1
+1
T
&
Рис. 2.17 — Счетчик с заданным коэффициентом пересчета
Решение. Рассматриваемая схема представляет собой вось- миразрядный счетчик, построенный на основе каскадного соеди- нения микросхем четырехразрядных десятичного и двоичного счетчиков. Коэффициент пересчета десятичного счетчика равен
10 10
сч.
=
k
, коэффициент пересчета двоичного счетчика равен
16 2
4
сч.2
=
=
k
. При каскадном соединении счетчиков максимально возможный коэффициент пересчета определяется произведением
160 16 10
сч.2
сч.10
сч
=
⋅
=
=
k
k
k
. Номер состояния счетчика определя- ется двоичным кодом
0 1
2 3
4 5
6 7
Q
Q
Q
Q
Q
Q
Q
Q
. При этом веса разрядов четырехразрядного двоичного счетчика увеличиваются в десять раз (рис. 2.18).
CT10
R
1 2
4 8
9
≥
CT2
R
10 20 40 80
+1
+1
T
&
1 0
=
Q
0 1
=
Q
0 2
=
Q
1 3
=
Q
0 4
=
Q
0 5
=
Q
0 6
=
Q
1 7
=
Q
1
Рис. 2.18 — Счетчик с коэффициентом пересчета 89
30
Включение в схему счетчика конъюнктора, приводит к то- му, что при переходе в 89 состояние счетчик обнуляется. Если принять среднее время задержки распространения сигнала мик- росхем равным нулю, обнуление счетчика будет происходить мгновенно после 88 состояния. Это значит, что реализуемыми являются состояния с 0-го по 88-ое, то есть коэффициент пере- счета равен 89.
Задание 18. Определить восьмиразрядное слово на выходе регистра после замыкания ключа:
+5
В
1 8
8
RG
DO
DI
OE
5AH
STB
R
SA
Рис. 2.19 — Восьмиразрядный регистр сдвига с состоянием высокого импеданса на выходе и схемой обрамления
Решение. Предположим, что используется положительная логика, а из схемы видно, что напряжение питания также поло- жительное.
Замыкание ключа
SA
обеспечивает заземление входа инвер- тора, что равносильно подаче на него сигнала логического нуля.
При этом на входе регистра «разрешения записи» (вход
STB
) формируется сигнал логической единицы. Так как вход
STB
прямой, то подача на него логической единицы приводит к запи- си в регистр восьмиразрядного двоичного кода с группы инфор- мационных входов
DI
. В рассматриваемом случае в регистр за- пишется двоичный код шестнадцатеричного числа 5
AH
=
01011010
B
. На инверсном входе «разрешение выхода» (вход
OE
) за счет его заземления постоянно присутствует сигнал логическо- го нуля, поэтому с регистра можно считывать записанную в него