ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 06.12.2023
Просмотров: 462
Скачиваний: 5
ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.
115
( )
при
( )
0;
(
1)
( ) 1 при
( )
0
и
( )
1;
0,
при
( ) 1 и
( )
1.
с
с
с
1 2 3 4 5 6 7 8 9 10 ... 21
N t
Т t
N t
N t
Т t
N t
Т t
N t
µ
µ
=
+ =
+
=
< −
=
= −
(3.1)
Функция выхода переноса описывается следующим выражени- ем:
0
при
( )
0
или
( )
1;
( )
1 при
( ) 1 и
( )
1.
с
c
с
Т t
N t
P t
Т t
N t
µ
µ
=
< −
=
=
= −
(3.2)
Из (3.1) и (3.2) следует, что если в некоторый момент t значение кода становится равным
µ
- 1, то дальнейший нормальный счет не- возможен. В этом случае единичный сигнал на входе формирует зна- чение сигнала
с
Р = 1 и переводит счетчик в начальное состояние.
Единица на выходе Р
с указывает на переполнение счетчика и называ- ется единицей переноса. Наличие у счетчиков выходов Р
с позволяет последовательно соединять счетчики для увеличения их емкости.
Поясним принцип работы суммирующего счетчика на примере сум- мирующего счетчика с последовательным переносом.
Алгоритм построения такого счетчика можно определить на ос- нове анализа правила прямого счета в двоичной системе счисления
(рисунок 3.24). Согласно этому правилу, переход от числа А к числу
А+1 осуществляется путем инвертирования младшего из нулей и стоящих правее него единиц.
Рисунок 3.24
116
Для технической реализации этого правила необходимо выпол- нение следующих условий: триггер младшего разряда должен переключаться при воздейст- вии каждого единичного импульса (см. рисунок 3.24); так как триггеры во всех разрядах счетчика должны переклю- чаться в противоположное состояние независимо от их исходного со- стояния, то для счетчика целесообразнее применять Т - триггеры; так как триггер разряда, соответствующего младшему из нулей, должен быть последним из группы переключаемых триггеров, то пе- реход этого триггера из состояния нуль в состояние единица не дол- жен вызывать переключение следующего триггера, поэтому Т - триг- гер каждого разряда должен быть двухступенчатым; переключение триггера i - го разряда (i
≠
0) должно происхо- дить только в результате переключения (i - 1) - го разряда из состоя- ния единица в состояние нуль, поэтому для построения суммирующе- го счетчика целесообразнее взять двухступенчатые Т - триггеры с ин- версными входами.
Схема счетчика, удовлетворяющего данным требованиям, при- ведена на рисунке 3.25.
Рисунок 3.25
Особенностью этого счетчика является то, что если несколько разрядов рассматриваемого счетчика находятся в состоянии единицы, то при воздействии на его вход единичного импульса происходит по- следовательное переключение триггеров. Так как сигнал переключе- ния любого триггера вырабатывается только после изменения состоя- ния предыдущего триггера, единица как бы последовательно "пере- носится" от триггера младшего разряда к триггеру старшего разряда.
Поэтому такой счетчик называется счетчиком с последовательным переносом.
117 3.4.3 Вычитающий и реверсивный счетчики
Вычитающий счетчик отличается от суммирующего видом функций переходов и выходов
( )
при
( )
0;
(
1)
( ) 1 при
( ) 1 и
( )
0;
1 при
( ) 1 и
( )
0,
в
в
в
N t
Т t
N t
N t
Т t
N t
Т t
N t
µ
=
+ =
−
=
≠
−
=
=
1 при
( )
0
или
( )
0;
( )
0
при
( ) 1 и
( )
0,
в
в
в
Т t
N t
Р t
Т t
N t
=
≠
=
=
=
где
в
Т
- двоичный вход вычитающего счетчика;
в
Р
- двоичный выход переноса.
Рассмотрим принцип работы вычитающего счетчика на примере вычитающего счетчика с последовательным переносом.
Для построения такого счетчика следует использовать правило обратного счета в двоичной системе счисления. Согласно этому пра- вилу для перехода от числа А к числу А-1 следует инвертировать младшую из единиц и состоящие правее нее нули (рисунок 3.26).
Это означает, что триггеры, соответствующие указанным разря- дам должны переключаться в противоположное состояние независи- мо от их исходного состояния, если триггер предшествующего разря- да переходит из состояния нуль в состояние единицы.
Рисунок 3.26
118
Поэтому при использовании в счетчике Т - триггеров с инверс- ным входом, необходимо вход i - го триггера соединить с инверсным выходом (i – 1) - го триггера (рисунок 3.27).
Рисунок 3.27
Таким образом, отличие суммирующего и вычитающего счетчи- ков (рисунки 3.25, 3.27) заключается в соединении прямого или ин- версного выхода (i –1) - го триггера со входом i - го триггера.
Счетчик, способный выполнять и операцию суммирования им- пульсов, и операцию вычитания называется реверсивным.
Управление процессом переключения осуществляется специ- альным сигналом Z . При этом сигнал
i
Q
и на входе i - го триггера оп- ределяется выражением:
1 1
i
i
Q
ZQ
ZQ
−
−
=
∨
Если
0
Z
=
, получаем
1
i
i
Q
Q
−
=
, т.е. вход i - го триггера подклю- чается к инверсному выходу (i - 1) - го триггера. Счетчик будет рабо- тать в режиме вычитания. При
1
Z
=
имеем
1
i
i
Q
Q
−
=
счетчик работает в режиме суммирования.
Схема реверсивного счетчика приведена на рисунке 3.28.
Рисунок 3.28
119
Реверсивный счетчик на функциональных схемах имеет два вхо- да, обозначаемые соответственно +1 и - 1. Выбор одного из них осу- ществляется по значению сигнала
Z
. Примером реверсивного счет- чика, выполненного в виде интегральной микросхемы, является 4-х разрядный двоичный счетчик 1553ИEI7.
3.4.4 Счетчики с заданным коэффициентом пересчета
Коэффициентом пересчета называют максимальное число, кото- рое можно записать в этот счетчик. Все ранее рассмотренные счетчи- ки имели коэффициент пересчета, равный
2
n
M
=
, где п - количество разрядов в счетчике.
В цифровой технике часто возникает необходимость реализовы- вать счетчик с заданным коэффициентом пересчета, отличным от 2
n
, например: М = 10.
Счетчики с произвольным коэффициентом пересчета называют- ся пересчетными устройствами, а счетчики с коэффициентом пере- счета М = 10 - декадными. Методику построения счетчика с заданным коэффициентом пересчета рассмотрим на примере декадного счетчи- ка.
Принцип построения декадного счетчика заключается в исклю- чении у счетчика лишних состояний
r
, число которых
2
n
r
M
=
−
Потребное количество разрядов счетчика должно удовлетворять сле- дующему условию
1 2
2
n
n
M
−
≥
≥
Для М = 10 это условие выполняется при n = 4, т.е. для счетчика натуральных десятичных чисел необходим четырехразрядный двоич- ный счетчик с особой логикой работы. Схемная логика его отличается тем, что сброс в нуль происходит на каждом десятом входном сигна- ле. Ниже приведена таблица истинности для такого счетчика ( табли- ца 3.7).
Анализ данных таблицы 3.7 показывает, что нужна логическая схема, которая по приходу десятого импульса переводит счетчик в нулевое (начальное) состояние, переключательная функция для нее
3 2
1 0
А
R
У
Q Q
Q Q
=
=
⋅
⋅ ⋅
120
Таблица 3.7 3
Q
2
Q
1
Q
0
Q
сч
N
2 3
2 2
2 1
2 0
R
А
У
0 0
0 0
0 0
0 1
0 0
0 1
0 0
2 0
0 1
0 0
0 3
0 0
1 1
0 0
4 0
1 0
0 0
0 5
0 1
0 1
0 0
6 0
1 1
0 0
0 7
0 1
1 1
0 0
8 1
0 0
0 0
0 9
1 0
0 1
0 0
10 1
0 1
0 1
1
Функциональная схема десятичного счетчика, удовлетворяюще- го таблице истинности, показана на рисунке 3.29.
Если все оставшиеся наборы двоичных кодов (11,12,13,14 и 15) принять равными 1, то выражение может быть приведено к виду:
3 1
А
R
У
Q Q
=
=
⋅
, а его реализация предполагает коммутацию прямых выходов тех триггеров, которые достигают единичного значения к моменту при- хода десятого импульса.
Таким образом, построение счетчика с заданным коэффициен- том пересчета производится в соответствии с общей методикой син- теза цифровых автоматов, на основе анализа логики его работы, опи- санной в виде таблицы истинности.
Рисунок 3.29
121 3.5 Комбинационные сумматоры
Наиболее распространенной операцией в устройствах обработки цифровой информации является суммирование, т.е. арифметическое сложение двух чисел, имеющих одинаковое число разрядов. Опера- ция сложения выполняется в соответствии с правилами арифметики, используемой в данном конкретном случае системы счисления. Мно- горазрядные сумматоры строятся на основе одноразрядных. При этом различают многоразрядные сумматоры последовательного, парал- лельного и последовательно-параллельного действия.
3.5.1 Одноразрядный комбинационный сумматор
Одноразрядным комбинационным сумматором называют опера- ционный элемент, выполняющий микрооперацию суммирования двух или нескольких одноразрядных чисел. В результате сложения полу- чается сумма S и цифра переноса P в старший разряд. Закон функ- ционирования одноразрядного комбинационного сумматора опреде- ляется таблицей истинности (таблица 3.8), в которой роль логических переменных играют числа
1
, , ,
,
i
i
a b S P P
+
. При этом
i
P это цифра пере- носа из предыдущего разряда, а
1
i
P
+
- перенос в следующий разряд.
В соответствии с таблицей 3.8 СДНФ для суммы S и переноса в последующий разряд
1
i
P
+
будут удовлетворять выражениям:
i
i
i
i
S
P ab
P ab
P ab
P ab
=
∨
∨
∨
,
(3.3)
1
i
i
i
i
i
P
P ab
P ab
P ab
P ab
+
=
∨
∨
∨
(3.4)
Выполнив минимизацию выражения, получаем
1
i
i
i
P
a b
Pb
P a
+
= + ∨
∨
(3.5)
Используя правила алгебры логики, учитывая (3.5), путем пре- образований (3.3) получаем выражение для S в виде
(
)
1
i
i
i i i
S
P
a
b
P
a b P
+
=
∨ ∨ ⋅
∨
(3.6)
Схема одноразрядного комбинационного сумматора, удовлетво- ряющая (3.5) и (3.6), показана на рисунке 3.30, а ее функциональное обозначение - на рисунке 3.31.
122
Таблица 3.8
α
i
P
a
b
1
i
P
+
S
0 0
0 0
0 0
1 0
0 1
0 1
2 0
1 0
0 1
3 0
1 1
1 0
4 1
0 0
0 1
5 1
0 1
1 0
6 1
1 0
1 0
7 1
1 1
1 1
Структуры, изображенные на рисунках 3.30 и 3.31, соответст- вуют так называемому полному сумматору.
i
a b P
Рисунок 3.30
Рисунок 3.31
Часто при сложении чисел младших разрядов двоичного кода перенос
0
i
P
=
, тогда переключательные функции их существенно упрощаются и удовлетворяют условиям:
S
ab
ab
=
∨
,
(3.7)
1
i
P
ab
+
=
(3.8)
i
Р
1
i
Р
+
1
i
Р
+
1 1
&
S
&
&
&
&
1 1
SM
S
P
a
S
b
123
Устройства, ПФ которых удовлетворяют (3.7) и (3.8), называют полусумматорами, их структура и функциональное обозначение пред- ставлены на рисунках 3.32 и 3.33, соответственно.
a b
Рисунок 3.32
Рисунок 3.33
Интегральные схемы полных сумматоров обозначаются буквами "ИМ", а полусумматоров "ИЛ".
Например:
155ИМ1 - полный сумматор;
155ИЛ7 - полусумматор.
Кроме параметров, определяющих условия эксплуатации сумма- торов как микросхем, используют следующие параметры, необходи- мые при решении задачи синтеза электрических схем устройства об- работки цифровой информации на основе сумматоров: разрядность; способ суммирования двоичных чисел (последовательный или параллельный); тип входной логики сумматора по входу A и по входу B ; наличие и организация входов управления; способ организации цепи переноса; тип выходной логики; быстродействие (время задержки сигнала и переноса); потребляемый ток питания; особенности монтажа при увеличении разрядности сумматора.
1
i
Р
+
1
i
Р
+
1 1
S
&
&
&
Н
S
S
P
a
S
b
&
124 3.5.2 Многоразрядный комбинационный сумматор последова- тельного действия
Многоразрядный комбинационный сумматор последовательного действия представляет собой структуру, состоящую из двух сдви- гающих регистров RGA , RGB , одноразрядного сумматора и схем управления (рисунок 3.34).
Рисунок 3.34
Порядок функционирования последовательного сумматора сле- дующий. Перед началом суммирования сдвигающие регистры RGA ,
RGB , и триггер устанавливаются в нулевое состояние. Затем произ- водится запись чисел A и B в регистры RGA , RGB соответственно.
После этого производится суммирование чисел A и B поразрядно, начиная с младшего разряда. В первом такте суммирования на один вход сумматора поступает цифра
0 0
P
=
, а на другие два входа - циф- ры
0
a и
0
b с выходов регистров. На выходе сумматора формируется цифра младшего разряда суммы
0
S и цифра переноса
1
P . Цифра пе- реноса подается на вход триггера для задержки на один такт, а цифра
0
S поступает через схему "ИЛИ" на вход старшего разряда RGA . По- сле окончания действия первого импульса цифра переноса
1
P появля- ется на выходе триггера, одновременно происходит сдвиг содержи- мого регистров на один разряд вправо и в освободившийся старший разряд RGA записывается
0
S . На втором такте на вход сумматора бу- дут поступать цифры
1 1
1
, ,
a b P , а на его выходе будут образовываться
i
S
C
S
1
i
Р
+
SМ
S
P
а
b
P
C
i
A
1
n
a
−
2
n
a
−
0
a
…
i
B
1
n
b
−
2
n
b
−
0
b
…
1
n
S
−
2
n
S
−
0
S
…