Файл: СКАМКО_тех описание.doc

А) Полношаговый режим, включена одна фаза Б) Полношаговый режим, включены две фазы

“one phase on full step” (wave drive mode) “two phase on full step” (full step mode)

В) полушаговый режим “one and two phase on half step (half step mode)

Рис. 1.5. Различные способы управления фазами шагового двигателя

Полношаговый режим с двумя включенными фазами рекомендуется использовать, когда необходим больший момент, а полушаговый режим нужен для увеличения точности позиционирования.

В полношаговом режиме с двумя включенными фазами положения точек равновесия ротора смещены на поло­вину шага. Нужно отметить, что эти по­ложения ротор принимает при работе двигателя, но они не могут сохраняться после выключения тока обмоток. Поэто­му при включении и выключении пита­ния двигателя ротор будет смещаться на половину шага. Для того чтобы он не смещался при остановке, необходимо подавать в обмотки ток удержания. Это справедливо и для полушагового режима. Следует отметить, что если в выключенном состоянии ро­тор двигателя поворачивался, то при включении питания возможно смещение ротора и на большую, чем половина шага, величину. Это является причиной увеличения погрешности перемещения степеней робота, но за счёт применения редукторов в сочленениях это увеличение на точность системы в целом влияет совсем незначительно. Наличие редукторов также определяет отсутствие целесообразности реализации микрошагового режима в данной системе управления. К тому же в большинстве случаев для обычных двигателей нельзя гарантировать точного позиционирования в микрошаговом режиме.

Основные характеристики шаговых двигателей

Рис. 6.1.1 Предельная механическая характеристика шагового двигателя.

Рис. 6.1.2  Зависимость момента от угла поворота ротора для одной запитанной обмотки.

Рис. 6.1.3 Зависимость момента от угла поворота ротора для двух запитанных обмоток.

Рис. 6.1.4а Зависимость момента от угла поворота ротора.

Рис. 6.1.4б Возникновение мертвых зон в результате действия трения.

Рис.6.1.5 Момент удержания и рабочий момент шагового двигателя.

Рис. 6.1.6 Форма тока в обмотках двигателя на разных скоростях работы.

Рис. 6.1.7 Зависимость момента от скорости.

6.2. Модуль сопряжения приводного модуля с центральным модулем

Микроконтроллер ATmega8 обладает удобным последовательным каналомUSART. Центральный микроконтроллерATmega128, имеет два последовательных каналаUSART0,USART1. Таким образом, для сопряжения приводных контроллеров с центральным был выбран универсальный асинхронный интерфейсUART.

Универсальный синхронный и асинхронный последовательный приемопередатчик (USART) предназначен для организации гибкой последовательной связи.

Отличительные особенности:

• Полнодуплексная работа (раздельные регистры последовательного приема и передачи)

• Асинхронная или синхронная работа

• Ведущее или подчиненное тактирование связи в синхронном режиме работы

• Высокая разрешающая способность генератора скорости связи

• Поддержка формата передаваемых данных с 5, 6, 7, 8 или 9 битами данных и 1 или 2 стоп-битами

• Аппаратная генерация и проверка бита паритета (четность/нечетность)

• Определение переполнения данных

• Определение ошибки в структуре посылки

• Фильтрация шума с детекцией ложного старт-бита и цифровым ФНЧ

• Три раздельных прерывания по завершении передачи, освобождении регистра передаваемых данных и завершении приема

• Режим многопроцессорной связи

• Режим удвоения скорости связи в асинхронном режиме

УСАПП (USART) содержит блоки обнаружения данных и синхронизации для управления асинхронным приемом данных. Логика обнаружения синхронизации используется для синхронизации с внутренним генератором скорости связи для обеспечения возможности ввода последовательной посылки с выв. RxD. Логика обнаружения данных осуществляет выборку и фильтрацию (ФНЧ) каждого входящего бита данных, тем самым увеличивая помехоустойчивость приемника. Рабочий диапазон асинхронного приема определяется точностью встроенного генератора скорости связи, точностью скорости входящей посылки и размером посылки (количество бит).

Асинхронный поиск синхронизации

Логика обнаружения синхронизации синхронизирует во времени работу приемника с входящей последовательной посылкой. На рис. 2.3 иллюстрируется процесс поиска старт-бита во входящей посылке. Частота выборок в 16 раз выше скорости связи для нормального режима и 8 раз выше для режима удвоения скорости. Горизонтальные стрелки иллюстрируют возможный уход синхронизации в процессе выборки. Обратите внимание на более высокую разсинхронизацию во времени при использовании режима удвоения скорости (U2X = 1). Выборки, обозначенные номером 0, соответствуют состоянию ожидания на линии RxD (т.е. при неактивной связи).

Риc.2.3. Выборка старт-бита

Если логика обнаружения синхронизации определяет переход из высокого (состояние ожидания) к низкому (старт) состоянию на линии RxD, то инициируется последовательность действий по обнаружению старт-бита. Примем, что выборка 1 означает первая выборка с нулевым значением. Тогда по выборкам 8, 9, 10 в нормальном режиме и выборкам 4, 5, 6 в режиме удвоения скорости определяется действительность старт-бита (на рисунке эти выборки помещены в рамку). Если две или более из этих выборок имеют единичное состояние (принцип мажоритарного голосования), то старт-бит отклоняется как ложный, а приемник продолжит поиск следующего перехода из 1 в 0. Однако если определен действительный старт-бит, то логика обнаружения синхронизации оказывается засинхронизированной, после чего вступит в силу логика обнаружения данных. Процесс синхронизации повторяется для каждого старт-бита.

Асинхронный поиск данных

После обнаружения старт-бита начинает работу логика обнаружения данных. Блок обнаружения данных использует цифровой автомат с 16 состояниями в нормальном режиме работы и с 8 состояниями в режиме удвоения скорости. На рисунке 2.4 показана выборка бит данных и бита паритета. Для каждой выборки указан номер, который соответствует номеру состояния цифрового автомата блока обнаружения данных.

Рис. 2.4. Выборка данных и бит паритета

Определение логического уровня принимаемого бита данных происходит с помощью мажоритарного голосования по трем выборкам, расположенных по центру принятого бита. Центральные выборки выделены на рисунке путем размещения их в рамке. Процесс мажоритарного голосования состоит в следующем: если две или все три выборки имеют высокие уровни, то принятый бит фиксируется как лог. 1. Если две или три выборки имеют низкие уровни, то принятый бит фиксируется как лог. 0. Процесс мажоритарного голосования, по сути, представляет собой фильтр низких частот для входящего сигнала с вывода RxD. Процесс обнаружения повторяется до полного завершения приема посылки, в т.ч. первый стоп-бит. Обратите внимание, что приемник определяет только первый стоп-бит посылки, а второй игнорируется. На рисунке 2.5 отображен процесс выборки стоп-бита и начальный момент возможности обнаружения старт-бита следующей посылки.

Рис. 2.5. Выборка стоп-бита и следующего старт-бита

Принцип мажоритарного голосования, рассмотренный на примере стоп-бита, аналогично распространяется и на другие биты в посылке. Если обнаруженный стоп-бит имеет нулевое значение, то устанавливается флаг ошибки посылки FE.

Новое изменение из 1 в 0 будет воспринято как стоп-бит новой посылки, если это изменение произошло после выборки последнего бита, используемого при мажоритарном голосовании. Для режима с нормальной скоростью первая выборка с низким уровнем может находится в позиции, обозначенной А на рисунке 2.5. Для режима удвоения скорости появление низкого уровня допускается позже (точка В). Точка C соответствует полному завершению передачи стоп-бита. Использование раннего обнаружения старт-бита влияет на рабочий диапазон приемника (допустимое расхождение частот при фиксированном формате посылки).