В той же час для запобігання режиму генерації Т-тригера необхідно забезпечити тобто

2t_{зд.р.ср.}  t_Т < 3t_зд.р.ср +  (6.15)

В якості елемента затримки можна використовувати, зокрема, інтегруючу RС'-ланку (на рис. 6.17, відповідні діаграми Q_ показані штриховою лінією). Обмеження (6.15) на тривалість рахункових імпульсів t_Т і необхідність використовування ліній затримок обмежують область застосування Т-тригерів типу рис. 6.17. Режим генерації Т-тригера можна принципово виключити побудовою, його по двотактній схемі. У Т-тригері МS-типу (рис. 6.18, а) перемикання тригерів ступенів М і S розділені в часі самим рахунковим імпульсом Т. Тригер ступеня М перемикається одиничним, а тригер ступеня S — нульовим рівнем сигналу Т. Для реалізації розділеного в часі режиму роботи тригерів ступенів М і S можна використовувати інвертування сигналу Т аналогічно DD4 в схемі на рис. 6.15, а. Той же результат можна досягти використовуванням зв'язків виходів елементів DD1(А) і DD2(В) з входами DD4 DD5. В цьому випадку запис інформації в тригер, ступені М нульовим рівнем одночасно блокує запис в тригер ступеня S, який тим часом знаходиться, в режимі зберігання інформації. Навпаки, якщо А = В = 1, то тригер ступеня М перемкнутий в режим зберігання інформації і розблоковані вентилі DD4, DD5 для перезапису інформації з тригера ступеня М в тригер ступеня S.

У Т-тригерах принципове значення мають зворотні зв'язки між виходами тригера і вхідними логічними елементами. Вони включаються так, що нульовий (одиничний) стан

тригера S дозволяє перемикання в одиничний (нульовий) стан тригера М1. Завдяки цьому кожен імпульс на вході Т змінює стан тригерів ступенів М і S: по позитивному фронту імпульсу Т перемикається тригер ступеня М, а по негативному фронту – тригер ступеня S.

Ще один варіант Т-тригера можна побудувати на основі D-тригера МS-типу (рис. 6.15,а). Для цього достатньо його інформаційний вхід D з'єднати з інверсним виходом, а на вхід синхронізації С подавати рахункові імпульси (рис. 6.18, г).

Як видно із часових діаграм (рис. 6.17, в, 6.18, б), частота імпульсів на виході Т-тригера f_вых = f_вх /2, тобто їх можна використовувати в якості дільників частоти. Максимальна частота рахункових імпульсів Т_max Т-тригера MS-типу за умови t_T  3t_зд.р.ср визначається значенням f_Tmax = 1/6(t_ад.р.ср).

Універсальний JX-тригер — це послідовністні регенеративні бістабільні пристрої з двома інформаційними входами, які у випадку

вхідної комбінації J = К = 1 перемикають тригер в протилежний стан подібно Т-тригеру, а при будь-яких інших комбінаціях вони функціонують як RS-тригер, у якого роль входів S і R виконують відповідно входи J і К: J  S, К  R.

Для забезпечення рахункового режиму роботи JК-тригер по аналогії з Т-тригером повинен містити елементи затримки або повинен бути виконаний по двотактній схемі. У будь-якому випадку аналіз стану JК-тригера на n-му кроці тимчасової діаграми можна визначити за станами управляючих входів і тригера на кроці n - *l: J_n-2, К_n-1 Q_n-1. Оскільки в цифровій схемотехніці в основному використовуються синхронні JК-тригери, стан входу синхронізації С_n є додатковим аргументом. Для чотирьох незалежних змінних

---

табл. 6.2 містить 24 вхідних набори, що характеризують всі можливі переходи; станів JK-тригера.

При складанні таблиці істинності і карти Карно передбачається, що в

процесі перемикання рівнів синхроімпульса стану інформаційних входів J і К не змінюються, тоді характеристичне рівняння JK-тригера згідно карті Карно

На рис. 6.19, а, б показані схема, на рис. 6.19, в — карта Карно і на рис. 6. 19, г — часові діаграми синхронного JK-тригера на основі логічних елементів И—НЕ і ліній затримки. Даний варіант JK-тригера відрізняється від Т-тригера (рис. 6.17,в) тим, що елементи DD2, DD3 мають додаткові управляючі входи J і К, а їх загальний вхід використовується для синхронізації. Тому на тривалість синхроімпульса накладається обмеження (6.15).

Синхроімпульс J (рис. 6.19, г) співпадає в часі з J = 1 і, оскільки тригер спочатку знаходився в стані «0», то і, = 1 тому при перемиканні С = 0  1 формується нульовий рівень, який перемикає DD5, а потім DD6, переводячи JК-тригер в стан «1». Аналогічно синхроімпульс 2 позитивним фронтом при К = 1 і J = 0 перемикає JК-тригер в стан «0». Синхроімпульси 3 і 4 поступають на вхід тригера при J = К = 1, але завдяки взаємно інверсним затриманим сигналам Q_, з виходів тригера перемикається тільки один з логічних елементів DD2, DD3 і саме той, який забезпечує перемикання JК-тригера в протилежний стан. При цьому JК-тригер працює в режимі лічильника, або дільника частоти синхроімпульсів як Т-тригер.

Обмеження (6.15) на тривалість синхроімпульсів t_с позичає область застосування однотактних JК-тригерів. Двотактний JК-тригер (рис. 6.20,а) не критичний до тривалості управляючих і синхронізуючих сигналів. Функціонування двотактного JК-тригера пояснюється тимчасовими діаграмами (рис. 6.20,d). Максимальна частота проходження управляючих або синхронізуючих імпульсів

fcmax = 1/(6t_зд.р.ср)

На рис. 6.20,б показане застосування JК-тригера як двотактний RS-тригер. Додаткове інвертування на вході (рис. 6.20,в) дозволяє використовувати JК-тригер як синхронний двотактний D-тригер. Якщо входи J і К об'єднати і подати на них рахункові імпульси Т, одержимо двотактний

Т-тригер (рис. 6.20,г). У цьому полягає універсальність JК-тригера, який широко застосовують при побудові паралельних і послідовних,

регістрів різних перераховуючих пристроїв, накопичуючих суматорів і т.д.

У табл. 6.3 приведені параметри найбільш ширше використовуваних JК-тригерів, на рис. 6.21 показана нумерація відповідних висновків ІМС.

6.2. РЕГІСТРИ

Регістри — це послідовністні пристрої, призначені для прийому, зберігання, простих перетворень і передачі двійкових чисел. Під простими перетвореннями розуміються зрушення чисел на задану кількість розрядів, а також перетворення послідовністного двійкового коду в паралельний і паралельного в послідовністний. Базовими елементами регістрів є тригери, які доповнюються комбінаційними логічними елементами для реалізації різних зв'язків між розрядами регістра і для управління прийомом і передачею операндів. Основне функціональне призначення регістрів — оперативна пам'ять для, багаторозрядних двійкових чисел.

---

Залежно від способу прийому і передачі двійкової інформації розрізняють паралельні, послідовні, послідовно-паралельні, паралельно-послідовні і універсальні регістри.

У паралельних регістрах або регістрах пам'яті введення/виведення всіх розрядів числа, виробляється одночасно за один такт. Для побудови n-розрядного регістра пам'яті потрібно n тригерів. Паралельні регістри служать основним функціональним елементом для побудови оперативних пристроїв, що запам'ятовують.

У послідовних регістрах введення/виведення інформації здійснюється через один інформаційний вхід і один вихід порозрядно із зсувом числа. Тому послідовні регістри називають зсовуючими. За один такт інформація, що вводиться або виводиться, зсовується на один розряд вправо або вліво. Зсовуючі регістри, що реалізовують по команді управління зсуви інформації вправо або вліво, називають реверсивними.

Послідовно-паралельні регістри мають один інформаційний вхід для послідовного введення числа в режимі зсуву і вихідні вентилі для видачі п-розрядного числа паралельним ходом. Такі регістри виконують перетворення послідовного коду в паралельний.

У паралельно-послідовні регістри інформація вводиться паралельним кодом за один такт через тактовані, вхідні вентилі, а виводиться з них послідовно по одному розряду в кожному тактовому інтервалі. Тим самим реалізується операція перетворення паралельного коду в послідовний.

Універсальні регістри поєднують в собі можливості вище перелічених типів регістрів і, крім того, забезпечують режими відключення входів і виходів (третій логічний стан) регістра від загальної інформаційної шини, перекомутацію місцями входів і виходів регістра і тим самим перемикання функцій прийом/передача інформації в загальну інформаційну шину.

Технічні параметри регістрів визначаються параметрами їх основного функціонального вузла — тригера і розрядністю операнда.

Паралельні регістри. При побудові паралельних регістрів звичайно використовуються прості асинхронні RS-тригери і синхронні RS- і D-тригери [83]. На рис. 6.22 представлені варіанти паралельних регістрів, відмінні типом тригерів і складом вхідних/вихідних інформаційних шин. Регістр на основі асинхронних RS-тригерів (рис. 6.22,а) перед занесенням чергового n-розрядного числа з входів х_1, ..., х_n вимагає попереднього скидання всіх тригерів в нульовий стан. Скидання виробляється сигналом R = 0. Введення інформації в регістр відбуваються за сигналом А = 1, R = 1. Якщо на деякому i-му вході Х_i = 1, то і даний тригер (з інверсним управлінням) перемикається в стан «1». Якщо на вході Х_i = 0, то і j-тригер зберігає стан «0». Висновок інформації з регістра виробляється по сигналу В = 1, визначаючому стани виходів . Якщо В = 0, то на всіх виходах встановлюються рівні «логічної 1», а при В = 1 маємо Y_к = Q_к. Основний недолік даного регістра – необхідність попереднього очищення регістра, через що оновлення інформації здійснюється за два такти.

---

У регістрі (рис. 6.22,б) також на основі асинхронних RS-тригерів попереднє очищення не потрібне, оскільки оновлення інформації в ньому відбувається установкою тригерів в стан «1» і «0» за один такт. Для цього на вході регістра потрібно удвічі більше логічних елементів і ліній зв'язку. У схемі показаний спосіб видачі інформації в прямому коді (команда В₂ = 1) и/или в зворотному коді (команда В₂ = 1). Асинхронні RS-тригери в поєднанні з вхідними вентилями (рис. 6.22,а, б) по суті утворюють варіанти синхронних RS-тригерів.

На рис. 6.22, в показана схема паралельного регістра на основі синхронних D-тригерів. Тут як вхідні використовуються логічні елементи, що входять в схему D-тригерів. Введення інформації відбувається на інтервалі синхронізації при С = 0. Як вихідні використані логічні елементи

И—ИЛИ—НЕ, які формують вихідні сигнали згідно виразу

(6.16)

тобто при Р = 1 Y_i = Q_i і інформація з регістра видається в прямому коді, а при Р = 0 Y_i = - в зворотному.

Якщо вираз (6.16) тотожно перетворити до однієї з форм

то вихідний коло регістра (рис. 6.22,в) можна реалізувати на логічних елементах те, що ИСКЛЮЧАЮЩЕЕ ИЛИ (рис. 6.22,е). Вибір способу введення інформації в регістр або її висновку звичайно обумовлений вимогами швидкодії і умовами реалізації регістра в цифровому пристрої.

Регістри зсуву. Розглянемо послідовні, послідовно-паралельні і паралельно-послідовні регістри, які повинні виконувати операцію зсуву при послідовному введенні и/или виводі інформації. Зсув числа реалізується перезаписом станів між сусідніми тригерами регістра у напрямі зрушення. Таким чином, кожен розряд регістра одночасно приймає інформацію з попереднього розряду і передає інформацію в подальший. Щоб уникнути явища гонок ці процеси повинні бути розділені в часі. Це досягається включенням елементів ліній затримок в зв'язку між розрядами або використовуванням двотактних тригерів. У інтегральній схемотехніці статичні зсовуючі регістри будуються переважно на двотактних D- і JK-тригерах.

При однонаправленому зрушенні інформації достатньо реалізувати безпосередні зв'язки між виходами попереднього

v

і входами подальшого тригера MS-типу (рис 6.23,а, б). У зсовуючому регістрі на D-тригерах (рис. 6.23,а) для передачі інформації між розрядами потрібен зв'язок між Q_i і D_i+l, а у разі використовування JK-тригерів (рис. 6.23,б) — подвійні зв'язки: Q_i з J_i+1 і з К_i+1.

У іншому структури, принцип роботи і параметри даних регістрів аналогічні. Введення інформації може вироблятися послідовно з входу X з подальшим зрушенням інформації вправо на один розряд по кожному синхроімпульсу С або паралель з входів А по сигналу І = 1 асинхронного запису числа в заздалегідь очищений регістр (сигналом R = 0 асинхронного скидання тригерів в стан «0»). По позитивному фронту синхроімпульса С = 1 відбувається запис інформації з входів D і X в тригери перших ступенів М. Вихідні рівні тригерів при цьому залишаються незмінними (див. рис. 6.23,в). По негативному фронту синхроімпульса входи D-тригерів ступеня М блокуються і записана в них інформація передається в тригери ступеня S. Відбувається перемикання вихідних рівнів D-тригерів. Таким чином, реалізується чисто послідовний регістр із зсувом числа вправо (показано. стрілкою на рис. 6.23,в, вхід — X, виходи — Q₃), послідовно-паралельний (вхід — X, виходи — Q₁, Q₂, Q₃) паралельно-послідовний (входи — A_i вихід — Q₃). Крім того, при замиканні виходу останнього розряду з послідовним, входом X (штрихова лінія) реалізується кільцевий зсовуючий регістр. Інформація в кільцевий регістр вводиться паралельним кодом з входів A_i і потім циркулює в замкнутому кільці під дією тактових синхроімпульсів С. Кільцеві регістри зручно використовувати для побудови, наприклад, тактових генераторів цифрових пристроїв.

---

У реверсивних зсовуючих регістрах для забезпечення можливості зсуву інформації в обох напрямках вихід кожного розряду повинен бути зв'язаний через логічні елементи перемикання напряму зсуву з входами попереднього і подальшого розрядів. Хай напрям зсуву задається логічним рівнем сигналу Е так, що при Е = 0 здійснюється зсув вправо: D_i = Q_i-1, а при Е = 1 відбувається зрушення вліво: D_i = Q_i+1. Тоді j-й тригер реверсивного зсовуючого регістра повинен управлятися сигналом

(6.17)

який формується логічним елементом И—ИЛИ—НЕ (рис. 6.24, а) або на логічних елементах И—НЕ. Для сигналу D1 в співвідношенні (6.17) використовується сигнал послідовного входу при зрушенні управо або при побудові кільцевого зсовуючого вправо регістра. Аналогічно для входу D4 як сигнал використовується послідовний вхід при зрушенні вліво або для кільцевого зсовуючого вліво регістра. На рис. 6.24, б показаний тотожний згідно виразу (6.17) варіант схеми управління розрядом реверсивного зсовуючого регістра.

На рис. 6.25 показаний варіант реверсивного зсовуючого регістра на основі JК-тригерів. Сигнал на входах J_i визначається аналогічно D_i згідно виразу (6.17), а на виходах K_i завжди К_i = завдяки інвертуванням у вхідних колах.

Паралельне введення інформації в асинхронному режимі в зсовуючі регістри можливе, наприклад, через входи R і S, що не синхронізуються. Синхронне паралельне введення реалізується через систему логічних елементів управління зсувом. Так, як в даному випадку передбачаються три стани регістра (паралельне введення, зрушення вправо, зрушення вліво), одного двійкового управляючого сигналу Е вже недостатньо для управління ними. Нехай два керруючих режимом роботи сигнали Е1, Е2 кодують стан регістра відповідно до табл. 6.4. Тоді входи D і С і-го розряду визначаються наступними логічними рівняннями:

Відповідний зсовуючий регістр на основі D-тригерів показаний на рис. 6.2б. Тут А_і — входи паралельного введення інформації, X — послідовний вхід для зсуву вправо, Y — послідовний вхід для зсуву вліво.

Таблиця 6.4

Код		Режим роботи
Е1	Е2
0	0	Паралельне введення інформації
0	1	Зсув вліво
1	0	зсув вправо
1	1	Блокування входів

Динамічні регістри — регістри, для яких визначена верхня межа тимчасового інтервалу зберігання інформації без відновлення. Найчастіше в них фізичним носієм інформації є заряд деякої ємності або зарядний пакет в об'ємі напівпровідника [4, 14]. Для управління зарядом використовують МДП транзистори, що володіють вельми великим опором в замкнутому стані (1012…1013 Ом). Використовуючи логічні елементи на МДП-транзисторах, можна по заданому алгоритму управляти зарядом і напругою на деякій паразитній і міжелектродній ємності.

---

Смотрите также файлы

• 3 лаба теория.doc

• ОСхТРозділ 5.doc

• теорія по логічних елементах.doc

• Задачи ТДТ 2013.doc

• ТДТ Чепурний Задачник.pdf