Файл: 1-337.pdf

216 Глава 5. Память

кой стоимости применение статической памяти, как правило, ограничено относи-

тельно небольшой по емкости кэш-памятью первого (L1), второго (L2) или тре-
тьего (L3) уровней. В то же время самые быстрые микросхемы динамической па-
мяти на чтение первого байта пакета все еще требуют от пяти до десяти тактов
процессора, что замедляет работу всей ВМ. Тем не менее благодаря высокой плот-
ности упаковки ЗЭ и низкой стоимости именно DRAM используется при постро-
ении основной памяти ВМ.

Статические оперативные запоминающие устройства

Напомним, что роль запоминающего элемента в статическом ОЗУ исполняет триг-
гер. Статические ОЗУ на настоящий момент — наиболее быстрый, правда, и наи-

более дорогостоящий вид оперативной памяти. Известно достаточно много раз-
личных вариантов реализации SRAM, отличающихся по технологии, способам
организации и сфере применения (рис. 5.9).

Рис. 5.9. Виды статических ОЗУ

Асинхронные статические ОЗУ.

 Асинхронные статические ОЗУ применялись

в кэш-памяти второго уровня в течение многих лет, еще с момента появления мик-
ропроцессора i80386. Для таких ИМС время доступа составляло 15-20 нс (в луч-
шем случае — 12 нс), что не позволяло кэш-памяти второго уровня работать в тем-
пе процессора.

Синхронные статические ОЗУ.

 В рамках данной группы статических ОЗУ вы-

деляют ИМС типа SSRAM и более совершенные РВ SRAM.

Значительно лучшие показатели по сравнению с асинхронными статическими

ОЗУ достигнуты в синхронных SRAM (SSRAM). Как и в любой синхронной па-

мяти, все события в SSRAM происходят с поступлением внешних тактовых им-
пульсов. Отличительная особенность SSRAM — входные регистры, где фиксиру-
ется входная информация. Рассматриваемый вид памяти обеспечивает работу

Основная память 217

в пакетном режиме с формулой 3-1-1-1, но лишь до определенных значений такто-
вой частоты шины. При более высоких частотах формула изменяется на 3-2-2-2.

Последние модификации микропроцессоров Pentium, начиная с Pentium II,

взамен SSRAM оснащаются статической оперативной памятью с пакетным кон-
вейерным доступом (РВ SRAM — Pipelined Burst SRAM). В этой разновидности
SRAM реализована внутренняя конвейеризация, за счет которой скорость обмена
пакетами данных возрастает примерно вдвое. Память данного типа хорошо рабо-

тает при повышенных частотах системной шины. Время доступа к РВ SRAM со-
ставляет от 4,5 до 8 нс, при этом формула 3-1-1-1 сохраняется даже при частоте
системной шины 133 МГц.

Особенности записи в статических ОЗУ.

 Важным моментом, характеризующим

SRAM, является технология записи. Известны два варианта записи:

 стандартная

и

 запаздывающая.

 В стандартном режиме адрес и данные выставляются на соот-

ветствующие шины в одном и том же такте. В режиме запаздывающей записи дан-
ные для нее передаются в следующем такте после выбора адреса нужной ячейки,
что напоминает режим конвейерного чтения, когда данные появляются на шине
в следующем такте. Оба рассматриваемых варианта позволяют производить запись

данных с частотой системной шины. Различия сказываются только при переклю-
чении между операциями чтения и записи.

Более детально различия режимов записи в SRAM рассмотрим на примере вы-

полнения конвейерного чтения из ячеек с адресами АО, А1 и А2 с последующей за-
писью в ячейку с адресом A3.

В режиме стандартной записи перед выработкой первого импульса синхрони-

зации (ИС) на шину адреса выдается адрес первой ячейки для чтения АО: С прихо-

дом первого ИС этот адрес записывается во внутренний регистр микросхемы, и на-
чинается цикл чтения. Перед началом второго ИС на шину адреса выставляется

адрес следующей ячейки А1, и начинается второй цикл чтения. В это время данные
из ячейки АО поступают на шину данных. На третьем этапе выставляется адрес А2,
а данные из ячейки А1 приходят на шину. В четвертом тактовом периоде предпо-

лагается запись, перед началом которой информационные выходы ИМС должны
быть переведены в третье (высокоимпедансное) состояние. В результате данные
из ячейки А1, появившиеся на шине только в конце третьего тактового периода,
будут находиться там недостаточно долго, чтобы их можно было использовать.
Таким образом, в третьем тактовом периоде данные не считываются и не записы-
ваются, и этот период называют

 холостым циклом.

 С началом четвертого такта дан-

ные, выставленные на шине данных, записываются в ячейку с адресом A3. Адрес
следующей ячейки для чтения можно выставить только в пятом тактовом периоде,
а соответствующие данные будут получены в шестом, то есть происходит еще один
холостой цикл. В итоге за четыре такта произведены считывание из ячейки АО и за-
пись в ячейку A3. Как видно из описания, режим стандартной записи предусмат-

ривает потерю нескольких тактов шины при переключении между циклами чте-
ния и записи. Если такая память используется в качестве кэш-памяти, то это не

слишком влияет на производительность ВМ, так как запись в кэш-память проис-

ходит гораздо реже, чем чтение, и переключения «чтение/запись» и «запись/чте-
ние» возникают относительно редко.

218 Глава 5. Память

В режиме запаздывающей записи данные, которые должны быть занесены

в ячейку, выставляются на шину лишь в следующем тактовом периоде. При этом
данные, которые считываются из ячейки А1 в третьем такте, находятся в активном
состоянии на протяжении всего тактового периода и могут быть беспрепятствен-
но считаны в то время, когда выставляется адрес A3. Сами данные для записи пере-

даются в четвертом такте, где в режиме стандартной записи имеет место холостой
цикл. Как следствие, здесь за те же четыре такта считано содержимое двух ячеек

(АО и А1) и записаны данные по адресу A3.

Как видно из вышеизложенного, в обоих случаях адрес А2 игнорируется. Ре-

ально никакой потери адресов и данных не происходит. Контроллер памяти не-
посредственно перед переключением из режима чтения в режим записи просто не
передает адрес на шину, так как «знает», какой тип памяти используется и сколько
тактов ожидания нужно ввести перед переходом «чтение/запись» и обратно.

Компания IDT (Integrated Device Technology) в развитие идеи записи с запаз-

дыванием предложила новую технологию, получившую название ZBT SRAM (Zero

Bus Turnaround) — нулевое время переключения шины. Идея ее состоит в том,

чтобы запись с запаздыванием производить с таким же интервалом, какой требу-
ется для чтения. Так, если SRAM с конвейерным чтением требует три тактовых
периода для чтения данных из ячейки, то данные для записи нужно передавать
с таким же промедлением относительно адреса. В результате перекрывающиеся
циклы чтения и записи идут один за другим, позволяя выполнять операции чте-
ния/записи в каждом такте без каких-либо задержек

1

.

Динамические оперативные запоминающие устройства

Динамической памяти в вычислительной машине значительно больше, чем стати-
ческой, поскольку именно DRAM используется в качестве основной памяти ВМ.

Как и SRAM, динамическая память состоит из ядра (массива ЗЭ) и интерфейсной

логики (буферных регистров, усилителей чтения данных, схемы регенерации и др.).

Хотя количество видов DRAM уже превысило два десятка, ядро у них организова-
но практически одинаково. Главные различия связаны с интерфейсной логикой,
причем различия эти обусловлены также и областью применения микросхем -

помимо основной памяти ВМ, ИМС динамической памяти входят, например,
в состав видеоадаптеров. Классификация микросхем динамической памяти пока-

зана на рис. 5.10.

Чтобы оценить различия между видами DRAM, предварительно остановимся

на алгоритме работы с динамической памятью. Для этого воспользуемся рис. 5.6.

В отличие от SRAM адрес ячейки DRAM передается в микросхему за два шага —

Вначале адрес столбца, а затем строки, что позволяет сократить количество выво-
дов шины адреса примерно вдвое, уменьшить размеры корпуса и разместить на
материнской плате большее количество микросхем. Это, разумеется, приводит к
снижению быстродействия, так как для передачи адреса нужно вдвое больше вре-
мени. Для указания, какая именно часть адреса передается в определенный момент,
служат два вспомогательных сигнала RAS и CAS. При обращении к ячейке памя-

ти на шину адреса выставляется адрес строки. После стабилизации процессов на

Сходную с ZBT SRAM технологию предложила также фирма Cypress Semiconductor. Эта технология
получила название NoBL SRAM (No Bus Latency — дословно «нет задержек шины»).

Основная память 219

Рис. 5.10. Классификация динамических ОЗУ: а — микросхемы для основной памяти;

б

 — микросхемы для видеоадаптеров

шине подается сигнал RAS и адрес записывается во внутренний регистр микро-
схемы памяти. Затем на шину адреса выставляется адрес столбца и выдается сиг-
нал CAS. В зависимости от состояния линии WE производится чтение данных из
ячейки или их запись в ячейку (перед записью данные должны быть помещены на
шину данных). Интервал между установкой адреса и выдачей сигнала RAS (или

CAS) оговаривается техническими характеристиками микросхемы, но обычно ад-

рес выставляется в одном такте системной шины, а управляющий сигнал — в сле-

дующем. Таким образом, для чтения или записи одной ячейки динамического ОЗУ
требуется пять тактов, в которых происходит соответственно: выдача адреса строки,

выдача сигнала RAS, выдача адреса столбца, выдача сигнала CAS, выполнение
операции чтения/записи (в статической памяти процедура занимает лишь от двух

до трех тактов).

Следует также помнить о необходимости регенерации данных. Но наряду с ес-

тественным разрядом конденсатора ЗЭ со временем к потере заряда приводит так-
же считывание данных из DRAM, поэтому после каждой операции чтения данные
должны быть восстановлены. Это достигается за счет повторной записи тех же
данных сразу после чтения. При считывании информации из одной ячейки факти-
чески выдаются данные сразу всей выбранной строки, но используются только те,
которые находятся в интересующем столбце, а все остальные игнорируются. Та-
ким образом, операция чтения из одной ячейки приводит к разрушению данных
всей строки, и их нужно восстанавливать. Регенерация данных после чтения вы-

2 2 0 Глава 5. Память

полняется автоматически интерфейсной логикой микросхемы, и происходит это
сразу же после считывания строки.

Теперь рассмотрим различные типы микросхем динамической памяти, начнем

с системных DRAM, то есть микросхем, предназначенных для использования в ка-
честве основной памяти. На начальном этапе это были микросхемы асинхронной
памяти, работа которых не привязана жестко к тактовым импульсам системной
шины.

Асинхронные динамические ОЗУ.

 Микросхемы асинхронных динамических ОЗУ

управляются сигналами RAS и СAS, и их работа в принципе не связана непосред-
ственно тактовыми импульсами шины. Асинхронной памяти свойственны допол-
нительные затраты времени на взаимодействие микросхем памяти и контроллера.
Так, в асинхронной схеме сигнал RAS будет сформирован только после поступле-
ния в контроллер тактирующего импульса и будет воспринят микросхемой памя-
ти через некоторое время. После этого память выдаст данные, но контроллер смо-
жет их считать только по приходу следующего тактирующего импульса, так как он

должен работать синхронно с остальными устройствами ВМ. Таким образом, на

протяжении цикла чтения/записи происходят небольшие задержки из-за ожида-
ния памятью контроллера и контроллером памяти.

Микросхемы DRAM..

 В первых микросхемах динамической памяти применялся

наиболее простой способ обмена данными, часто называемый традиционным (con-

ventional). Он позволял считывать и записывать строку памяти только на каждый

пятый такт (рис. 5.11,

 а).

 Этапы такой процедуры были описаны ранее. Традици-

онной DRAM соответствует формула 5-5-5-5. Микросхемы данного типа могли
работать на частотах до 40 МГц и из-за своей медлительности (время доступа со-
ставляло около 120 нс) просуществовали недолго.

Микросхемы FPM DRAM.

 Микросхемы динамического ОЗУ, реализующие ре-

жим FPM, также относятся к ранним типам DRAM. Сущность режима была пока-
зана ранее. Схема чтения для FPM DRAM (рис. 5.11, б) описывается формулой
5-3-3-3 (всего 14 тактов). Применение схемы быстрого страничного доступа по-
зволило сократить время доступа до 60 нс, что, с учетом возможности работать на
более высоких частотах шины, привело к увеличению производительности памя-
ти по сравнению с традиционной DRAM приблизительно на 70%. Данный тип
микросхем применялся в персональных компьютерах примерно до 1994 года.

Микросхемы EDO DRAM.

 Следующим этапом в развитии динамических ОЗУ

стали ИМС с

 гиперстраничным режимом доступа

 (НРМ, Hyper Page Mode), бо-

лее известные как EDO (Extended Data Output — расширенное время удержания
данных на выходе). Главная особенность технологии — увеличенное по сравне-
нию с FPM DRAM время доступности данных на выходе микросхемы. В микро-
схемах FPM DRAM выходные данные остаются действительными только при ак-
тивном сигнале СAS, из-за чего во втором и последующих доступах к строке нужно
три такта: такт переключения СAS в активное состояние, такт считывания данных
и такт переключения CAS в неактивное состояние. В EDO DRAM по активному
(спадающему) фронту сигнала CAS данные запоминаются во внутреннем регистре,
где хранятся еще некоторое время после того, как поступит следующий активный

фронт сигнала. Это позволяет использовать хранимые данные, когда CAS уже пе-