Файл: Dds прямой цифровой синтез частоты Еще несколько лет назад прямые цифровые синтезаторы частоты.pdf

G
ВЫХОД
Рис. 16. DDS-Driven PLL.
ПЕТЛЕВОЙ
ФИЛЬТР
ФАЗОВЫЙ
ДЕТЕКТОР
÷
N
÷
M
VCO
ФИЛЬТР
DDS
F
CLK
F
OUT
КОД ЧАСТОТЫ
Как уже указывалось, в гибридном синтезаторе вместо опорной частоты для PLL синтезатора используется выходная частота DDS. Несмотря на то, что DDS имеет фазовые шумы на уровне опорного генератора, а уровень побочных компонентов после фильтрации не хуже, чем у качественного опорного генератора, все же необходимо проанализировать влияние качества опорного сигнала PLL на качество выходного сигнала. Петля PLL действует на выходной сигнал как полосовой фильтр первого порядка. Половина ширины пропускания этого фильтра равна полосе пропускания ФНЧ петли. Петлевой фильтр PLL действует как перестраиваемый полосовой фильтр, центральная частота которого всегда равна выходной частоте, несмотря на то, что реализован он в виде неперестраиваемого ФНЧ. В результате, все побочные составляющие, лежащие вне полосы пропускания этого фильтра, будут ослаблены.
Однако на собственные шумы VCO это правило не распространяется.
Аддитивный белый шум, который создают схемы DDS, будет ослаблен как полосовым фильтром на выходе DDS, так и фильтрующим действием петли PLL. Таким образом, выходной сигнал гибридного синтезатора будет представлять собой чистый тон, который находится на пьедестале шумов и побочных компонентов. Ширина пьедестала соответствует полосе пропускания фильтра на выходе DDS. Если использовать узкополосный кварцевый фильтр, то ширину этого пьедестала можно сделать экстремально узкой. Вообще, выбор полосы пропускания и центральной частоты фильтра – довольно сложный вопрос, который должен учитывать скорость перестройки, шумовые характеристики и возможность непрерывного перекрытия частоты. Хорошие фазовые шумы диктуют малое отношение M/N и, соответственно, высокую опорную частоту PLL. Малое отношение M/N требует широкой полосы перестройки DDS и, следовательно, широкой полосы пропускания фильтра для непрерывного перекрытия частоты. С другой стороны, узкая полоса пропускания фильтра негативно сказывается на скорости перестройки. Наличие у PLL-синтезатора делителя опорной частоты с программируемым коэффициентом деления несколько увеличивает свободу выбора центральной частоты фильтра. Тем не менее, выбор полосы пропускания и центральной частоты фильтра должен производится с учетом всех этих факторов.
На рис. 17 приведены спектры сигнала на выходе DDS (14 МГц) и на выходе PLL синтезатора (896 МГц), для которого DDS является опорным генератором. На спектре сигнала
PLL виден шумовой пьедестал, хотя спектральная чистота все равно остается хорошей.

Рис. 17. Спектр выходного сигнала а) и
(
б)
DDS (
DDS-Driven PLL
CEN TER 14.0 003006 MHz
0d B
- 10
- 20
- 30
- 40
- 50
- 60
- 70
- 80
- 90
-100
0d B
-10
-20
-30
-40
-50
-60
-70
-80
-90
- 100
30k Hz/DIV
SPAN 3 00kH z
CEN TER 896 MHz
30k Hz/DIV
SPAN 300kH z
а)
б)
PLL-синтезатор со сдвигом частоты с помощью DDS
Для того, чтобы получить высокое частотное разрешение для PLL-синтезатора, можно добавить сдвиг выходной частоты, выполненный с помощью DDS. Структура такого синтезатора в точности такая же, как и у многопетлевого PLL-синтезатора. Только вместо
PLL высокого разрешения используется DDS (рис.18). В этом случае частотное разрешение будет таким же, как и у DDS (или в P раз хуже, если применен дополнительный прескалер).
Одновременно такой синтезатор будет иметь широкую полосу рабочих частот, свойственную
PLL-синтезаторам.
G
ВЫХОД_Рис._19._Сдвиг_выходной_частоты_вверх.DDS_ПОЛОСОВОЙ_ФИЛЬТР_ФИЛЬТР_DDS_F_CLK_F_1_F_2'>ВЫХОД_Рис._18._Сдвиг_выходной_частоты_с_помощью_PLL_DDSПЕТЛЕВОЙ_ФИЛЬТР_ПОЛОСОВОЙ_ФИЛЬТР_PRESCALER_P_÷ФАЗОВЫЙ'>ВЫХОД
Рис. 18. Сдвиг выходной частоты с помощью
PLL DDS
ПЕТЛЕВОЙ
ФИЛЬТР
ПОЛОСОВОЙ
ФИЛЬТР
PRESCALER
P
÷
ФАЗОВЫЙ
ДЕТЕКТОР
÷
N
÷
M
VCO
ФИЛЬТР
DDS
F
CLK
F
OUT
КОД ЧАСТОТЫ
СМЕСИТЕЛЬ
Поскольку частотное разрешение определяет DDS, становится возможным выбрать частоту сравнения в PLL относительно большой. А это позволит увеличить частоту среза
ФНЧ в петле, что обеспечит относительно быструю перестройку по частоте. Низкий

коэффициент умножения в PLL позволяет получить низкий уровень фазовых шумов. Фазовые шумы выходного сигнала в полосе пропускания петли равны фазовым шумам опорного генератора + 20·log(M/N) dB. Низкое отношение M/N минимизирует фазовые шумы. Обычно полоса пропускания петли составляет около 10% от частоты сравнения. Повышенная частота сравнения позволяет увеличить полосу пропускания, что приведет к подавлению шумов VCO в более широкой полосе частот.
Выходная частота синтезатора будет определяться формулой:
F
OUT
= (P·M/N)·F
CLK
+ P·F
DDS
Если дополнительный делитель частоты на P отсутствует, то следует принять P = 1.
PLL обеспечивает грубый шаг F
CLK
/N, а внутри шага перестройку обеспечивает DDS.
Соответственно рабочая полоса частот DDS должна иметь ширину не менее, чем один шаг
PLL.
Преобразование выходной частоты вверх
Простым способом расширения частотного диапазона DDS является преобразование частоты вверх (рис. 19). Для этого отфильтрованный выходной сигнал DDS частотой F1 подается на смеситель вместе с сигналом высокочастотного генератора частотой F2. На выходе смесителя будут присутствовать компоненты F2 + F1 и F2 – F1, один из которых можно выделить выходным полосовым фильтром. В общем случае, преобразование можно выполнить не на фиксированную частоту, а с помощью прямого аналогового синтезатора
(DAS). В этом случае будет иметь место гибридный DDS/DAS-синтезатор, возможности по перестройке у которого еще шире.
G
ВЫХОД
Рис. 19. Сдвиг выходной частоты вверх.
DDS
ПОЛОСОВОЙ
ФИЛЬТР
ФИЛЬТР
DDS
F
CLK
F
1
F
2
F - F
2
1
F + F
2
1
F
OUT
КОД ЧАСТОТЫ
G
СМЕСИТЕЛЬ
ИЛИ
Fractional PLL синтезатор.
Применив DDS в петле PLL, можно добиться дробных коэффициентов умножения частоты. Как указывалось выше, PLL производит умножение опорной частоты на величину К
= M/N, где М – коэффициент деления выходной частоты (частоты VCO), N – коэффициент деления опорной частоты. Если последовательно с M-делителем включить DDS (рис. 20), то результирующий коэффициент умножения будет равен К = 2
N_DDS
·M/N·M_DDS, где N_DDS – разрядность аккумулятора фазы, а M_DDS – код частоты DDS. Таким образом, в качестве опорной частоты DDS используется выходная частота PLL, поделенная прескалером. Это возможно, так как DDS допускает изменение опорной частоты в широком диапазоне.

Сохраняя все качества PLL синтезатора, такой синтезатор будет иметь более высокое частотное разрешение.
G
ВЫХОД
Рис. 20.
PLL синтезатор.
Fractional
ПЕТЛЕВОЙ
ФИЛЬТР
PRESCALER
ФАЗОВЫЙ
ДЕТЕКТОР
÷
N
÷
M
VCO
ФИЛЬТР
DDS
F
CLK
F
OUT
КОД ЧАСТОТЫ
Примеры DDS
В последнее время DDS стали встраивать даже в недорогие микросхемы. Примером может служить микросхема TRF4900 фирмы Texas Instruments, которая предназначена для построения маломощных передатчиков. Эта микросхема представляет собой законченный передатчик для диапазона 850 – 950 МГц, может использовать аналоговую FM или цифровую
FSK модуляцию при скорости передачи данных до 115 кбод. Цифровую FSK модуляцию обеспечивает встроенный DDS, который управляет PLL. Благодаря DDS микросхема может работать в системах радиосвязи с перескоком частоты (frequency hopping), время перескока составляет около 30 мкс. Микросхема имеет 24-выводный корпус, заявленная цена в партиях от 1000 штук составляет всего 2.19$.
Следует отметить, что сфера применения DDS не ограничивается радиочастотным оборудованием. Недорогая микросхема интегрального DDS может с успехом выполнять и роль генератора звуковых частот. В этом случае возможна работа с передискретизацией, что повышает качество выходного сигнала и упрощает аналоговый фильтр.
Параметры интегральных DDS приведены в приложении 1. Полными DDS являются все модели от Analog Devices и одна модель (ISL5314) от Intersil, имеющая 14-битный ЦАП.
Остальные микросхемы представляют собой Numerically Controlled Oscillators (NCOs) и требуют внешнего ЦАП. Самые быстродействующие микросхемы фирмы Gigabit Logic вообще содержат только аккумулятор фазы и требуют еще и внешнего ПЗУ. Некоторые микросхемы имеют дополнительные узлы: например, HSP45116 имеет смеситель, а AD9856 представляет собой квадратурный up-converter.
В качестве конкретного примера можно рассмотреть структуру недорогого DDS
AD9835 фирмы Analog Devices. Микросхема имеет 16 выводов, максимальная тактовая частота составляет 50 МГц, для работы требуется всего одно напряжение питания +5 В, потребляемая мощность не превышает 200 мВт.

Рис. 21. Структурная схема фирмы
DDS AD9835
Analog Devices

FREQ0 REG
PHASE0 REG
PHASE1 REG
PHASE2 REG
PHASE3 REG
FREQ1 REG
PHASE
ACCUMULATOR
(32 BIT)
FSEL
Σ
MUX
MUX
ROM
10-BIT
DAC
FULL-SCALE
CONTROL
ON-BOARD
REFERENCE
CONTROL REGIST ER
FSEL/PSEL REGIST ER
SERIAL REGISTER
AD9835
MCLK
DVDD
DGND
AVDD
AGND
REFOUT
FS ADJ
REFIN
COMP
IOUT
PSEL0
PSEL1
FSYNC
SCLK
SDATA
Структурная схема DDS AD9835 показана на рис. 21. Управление DDS осуществляется с помощью 3-х проводного последовательного интерфейса, максимальная частота которого составляет 20 МГц. DDS имеет встроенный 10-разрядный ЦАП с токовым выходом.
Номинальный выходной ток для полной шкалы составляет 4 мА. Значение этого тока может задаваться внешним резистором. ЦАП работает как со встроенным, так и с внешним источником опорного напряжения. DDS имеет 32-разрядный аккумулятор фазы, что при тактовой частоте 50 МГц обеспечивает частотное разрешение около 0.01 Гц. Внутри DDS код фазы имеет разрядность 12 бит. Для осуществления фазовой модуляции между аккумулятором фазы и ПЗУ включен сумматор, на который поступает код фазы с одного из четырех регистров. Переключение регистров может осуществляться как через последовательный интерфейс, так и с помощью внешних выводов PSEL0 и PSEL1. Имеются также два регистра частоты, которые также могут переключаться двумя способами. Это позволяет осуществлять высокоскоростную FSK модуляцию. Схема включения DDS AD9835 показана на рис. 22.

Рис. 22. Схема включения
DDS AD9835
U1
AD9835 4
7 8
9 15 16 2
3 1
14 13 5
11 12 10 6
DVDD
SCLK
SDATA
FSYN C
AVDD
CO MP
REFIN
REFOUT
FSAD J
IO UT
AGND
DG ND
PSEL1
PSEL0
FSEL
MCLK
Fout
+5V
+5V
C4 100n
C3 100n
C2 10n
R2 300
Fclk
К МИКРОКОНТРОЛЛЕРУ
C1 10n
R1 3.9K
Не все интегральные DDS имеют возможность регулировки амплитуды в цифровом виде. В то же время большинство интегральных DDS фирмы Analog Devices имеют возможность регулировки шкалы встроенного ЦАП. Для этого служит специальный вывод
Rset. К этому выводу подключается резистор, который и задает максимальный выходной ток
ЦАП. Для таких DDS довольно просто реализуется цифровое управление ампитудой.
Резистор можно заменить умножающим ЦАП, тогда код, загруженный в ЦАП, и будет определять выходную амплитуду DDS (рис. 23). Конечно, такой метод менее быстродействующий, чем цифровое управление амплитудой внутри DDS, так как полоса пропускания схем формирования опорного напряжения типично составляет несколько десятков килогерц. Но во многих случаях этого вполне достаточно.
Output buffer
AD9850/51
R2 3.9K
Reference buffer
Digital code
12
DDS
C1 0.1uF
10-bit DAC
RSET
Decoupling capacitor
AD7391
R1 100K
Рис. 23. Регулировка амплитуды
DDS AD9850/51

Приложение 1. Характеристики наиболее распространенных интегральных DDS.
Тип
Fosc max,
МГц
Разр. кода частоты, бит
Разр. кода sin, бит
Разр. кода cos, бит
Встроен- ный
ЦАП
Модуляция
Шина управ- ления
Кол-во выводов
Особенности
Intersil
HSP45102 40 32 12
-
-
QPSK,BFSK
S
28
NCO
HSP45106 33 32 16 16
-
FM,PM,PSK,FSK
S
85
NCO
HSP45116 52 32 16 16
-
AM,FM,PM,PSK,FSK,QAM
P
160
NCO+Mixer
ISL5314 125 48 14
-
+
QPSK,FSK
S, P
48
DDS
Qualcomm
Q2240I-1 50 24 10 -
-
P
44 NCO
Q2240I-2 100 32 12 -
-
S
64 NCO
Q2240I-3 100 32 12 -
-
P
64 NCO
Q2368 130 32 12 - - BFSK,BPSK,QPSK,PSK S,
P 100
NCO
Q2334 50 32 12
- - PSK,FSK,BFSK
P 68
NCO
Gigabit Logic
10G102 1000 32 12*
-
-
P
68 сумматор
10G103 1000 32 12*
12*
-
P
68 сумматор
Analog Devices
AD7008 50 32 10 -
+ AM,QAM,PSK,FSK
S,
P 44 DDS
AD9831 25 32 10 -
+ PSK,FSK
P
48 DDS
AD9830 50 32 10 -
+ PSK,FSK
P
48 DDS
AD9850 125 32 10 -
+ PM,FM
S,
P 28 DDS
AD9851 180 32 10 -
+ PM,FM
S,
P 28 DDS
AD9832 25 32 10 -
+ PSK,FSK
S
16 DDS
AD9835 50 32 10 -
+ PSK,FSK
S
16 DDS
AD9852 300 48 12 12** + AM,FM,PSK,FSK
S,
P 80 DDS
AD9854 300 48 12 12** + AM,FM,PSK,FSK
S,
P 80 DDS
AD9856 160 32 12 -
+ AM,QAM
P
48 Upconverter
* - разрядность адреса для внешнего ПЗУ. ** - может работать как программно- управляемый ЦАП.
Ридико Леонид Иванович
wubblick@yahoo.com