Файл: Учебное пособие Томск Эль Контент 2013 удк 621. 382. 049. 77(075. 8) Ббк 32. 844. 1я73 л 387 Рецензенты.pdf
ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 30.11.2023
Просмотров: 83
Скачиваний: 10
ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.
Номер набора Номер набора x
1
x
2
x
3
x
4
y
0 0
0 0
0
x
8 1
0 0
0 0
1 0
0 0
1 0
9 1
0 0
1
x
2 0
0 1
0
x
10 1
0 1
0 1
3 0
0 1
1 0
11 1
0 1
1 0
4 0
1 0
0
x
12 1
1 0
0 1
5 0
1 0
1 1
13 1
1 0
1 0
6 0
1 1
0
x
14 1
1 1
0 1
7 0
1 1
1 1
15 1
1 1
1 Так как задан базис И-НЕ, то целесообразно использовать СДНФ. Составим карту Карно, представленную на рис. 4.1.
42 Глава 4. Цифровые микроэлектронные устройства комбинационного типа 0
X
1 0
1 0
1 0
2
x
4 3
x
x
4 2
x
x
2 Рис. 4.1 – Карта Карно функции четырех аргументов
Минимизированная ДНФ функции имеет вид x
1
x
2
+ x
2
x
4
+ Для перехода в базис И-НЕ ставим два знака инверсии над правой частью полученного минимизированного выражения (4.1) и, применив формулу де Моргана,
получим:
y
= x
1
x
2
+ x
2
x
4
+ x
3
x
4
= x
1
x
2
⋅ x
2
x
4
⋅ Окончательное булево выражение имеет вида соответствующая этому выражению структурная схема представлена на рис. 4.2, Рассмотрим другой подход к синтезу структурной схемы, для чего преобразуем выражение (4.1) путем вынесения за скобки общего члена из первых двух конъюнкций y = x
2
(x
1
+ x
4
) + Используя формулу де Моргана, получим x
2
(x
1
+ x
4
) + x
3
x
4
= x
2
x
1
x
4
+ после чего перейдем в базис И-НЕ:
y
= x
2
x
1
x
4
+ x
3
x
4
= x
2
x
1
x
4
⋅ Булеву выражению (4.2) соответствует структурная схема, представленная на рис. 4.2, б. Этот вариант проще предыдущего.
Пример показывает, что после применения карт Карно возможно дополнительное упрощение булевых выражений с помощью соотношений алгебры логики
4.4 Мультиплексоры и демультиплексоры
43
&
&
&
&
&
&
&
&
&
&
&
3
x
3
x
4
x
4
x
2
x
2
x
1
x
1
x
y
y
а
б
Рис. 4.2 – Схемы комбинационных устройств, реализующих логическую функцию четырех переменных Мультиплексоры и демультиплексоры
Назначение мультиплексоров (от англ. multiplex — многократный) — коммутировать в желаемом порядке информацию, поступающую с нескольких входов, на один выход. Мультиплексоры в цифровой аппаратуре используются для временного разделения информации, поступающей по разным каналам Мультиплексоры обладают двумя группами входов и одним, реже двумя (взаимодополняющими) выходами, один из которых прямой, а другой — инверсный. Одна группа входов объединяет информационные входы, а другая служит для управления работой мультиплексора. Управляющие входы подразделяются на адресные входы и разрешающие (стробирующие) входы. Полный мультиплексор, обладающий адресными входами, содержит информационных входов и обозначается как мультиплексор 2
n
— 1». Если на адресные входы подать разрядный двоичный код числа i ∈ {0, 1, 2, . . ., 2
n
− 1}, то выход подключится к i-му информационному входу, то есть информация, поступающая на i-ый информационный вход, будет проходить на выход независимо оттого, какие сигналы поступают на остальные информационные входы.
Разрешающий (стробирующий) вход управляет одновременно всеми информационными входами независимо от состояния адресных входов. Запрещающий сигнал на этом входе блокирует действие всей комбинационной схемы мультиплексора. Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов цифровой техники. Разрешающий вход используется также для наращивания разрядности мультиплексора. Логическая функция, выполняемая полным мультиплексором с n адресными входами и одним прямым входом разрешения на прямом выходе, имеет вид где m
i
— минтерм, соответствующий i-му набору переменных на адресных входах — сигнал на входе разрешения d
i
— сигнал на ом информационном входе
44 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Например, для полного мультиплексора 8–1 (рис. 4.3) логическая функция имеет вид E
7
∑
i=0
m
i
d
i
= E(a
2
a
1
a
0
d
0
+ a
2
a
1
a
0
d
1
+ a
2
a
1
a
0
d
2
+ a
2
a
1
a
0
d
3
+
+ a
2
a
1
a
0
d
4
+ a
2
a
1
a
0
d
5
+ a
2
a
1
a
0
d
6
+ где a
i
— сигналы, подаваемые на адресные входы мультиплексора 1
2 информационные входы адресные входы вход разрешения 1
2 4
7 6
5 Рис. 4.3 – Полный мультиплексор У интегральных микросхем мультиплексоров число информационных входов не превышает 16. Большее число входов обеспечивается наращиванием двумя способами объединением нескольких мультиплексоров в пирамидальную (древовидную) систему либо последовательным соединением разрешающих входов и внешних логических элементов.
На рис. 4.4 показана организация мультиплексора 32–1 из двух мультиплексоров с использованием разрешающих входов мультиплексоров в качестве адресных входов высшего разряда. Такой мультиплексор должен иметь log
2 32 = адресных входов. Адресными входами низших разрядов служат входы a
0
, a
1
, a
2
, Разрешающие входы в данном случае используются для подачи высшего разряда на мультиплексор DD1 в прямом виде, на мультиплексор DD2 — в инверсном.
Мультиплексор DD1 работает при a
4
= 0, мультиплексор DD2 — при a
4
= Благодаря логическому элементу И-НЕ сигналы на выходе f будут одинаковыми с входными.
Мультиплексоры помимо прямого назначения могут выполнять и другие функции, например использоваться для преобразования параллельного двоичного кода в последовательный, работать в качестве универсального логического элемента,
реализующего любую логическую функцию, содержащую до (n + 1) аргументов.
Применение мультиплексора в качестве универсального логического элемента особенно оправдано, когда число переменных достаточно велико (4–5 и более).
Использование мультиплексора в качестве универсального логического элемента основано на общем свойстве логических функций — независимо от числа аргументов всегда равняться логической единице или нулю f (x
1
, x
2
, . . ., x
n
) ∈ {0, 1}.
4.4 Мультиплексоры и демультиплексоры 1
MS
E
0
x
1
x
1 2
4 15 8
15
x
0 1
MS
E
17
x
16
x
1 2
4 15 Рис. 4.4 – Наращивание разрядности мультиплексора последовательным соединением разрешающих входов
Если на адресные входы мультиплексора подавать входные переменные, зная,
какой выходной уровень должен отвечать каждому сочетанию этих сигналов, то,
предварительно установив на информационных входах потенциалы нуля и единицы согласно заданному алгоритму, получим устройство, реализующее требуемую функцию.
В качестве примера на рис. 4.5 представлена реализация с помощью четырехв- ходового мультиплексора функции исключающее ИЛИ двух аргументов 1
2 3
1 2
MS
f
2
x
1
x
1 0
2
x
1
x
f
0 0
0 0
1 1
1 0
1 1
1 Рис. 4.5 – Реализация функции исключающее ИЛИ двух аргументов с помощью мультиплексора
46 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Как следует из таблицы истинности для функции исключающее ИЛИ, сочетаниями отвечает значение f = 0, а двум другими значение f = 1. Для выполнения этих условий достаточно подать на адресные входы мультиплексора сигналы a
1
= и a
0
= x
1
, а на информационные входы — сигналы d
0
= d
3
= 0, d
1
= d
2
= 1. Разрешающий вход при этом должен быть под действием напряжения логического нуля.
Если число аргументов равно (n + 1), то мультиплексор следует использовать несколько иначе. Например, требуется с помощью четырехвходового мультиплексора реализовать функцию трех аргументов, заданную таблицей истинности 1
2 3
1 2
MS
f
2
x
1
x
1 0
3
x
3
x
0 Примеч 0
0 1
0 0
1 1
0 1
0 0
0 1
1 1
1 0
0 0
1 0
1 0
1 1
0 1
1 1
1 0
1
=
f
3
x
f =
0
=
f
3
x
f Рис. 4.6 – Реализация функции трех аргументов на четырехвходовом мультиплексоре
Разделение таблицы истинности на группы по две строки в каждой показывает в каждой группе аргументы и неизменны, аргумент младшего разряда имеет два состояния, выходной сигнал f имеет одно из четырех значений 1, 0, и x
3
. Если значения аргументов и подать на адресные входы мультиплексора и a
0
= x
2
, а на информационные входы подать, согласно таблице истинности, сигналы 1, 0, и x
3
, то такая схема (рис. 4.6) будет выполнять заданную логическую функцию.
Аналогично можно проектировать комбинационные цифровые устройства и с большим числом входов.
Демультиплексоры в функциональном отношении противоположны мультиплексорам сигналы с одного информационного входа распределяются в необходимой последовательности по нескольким выходам.
Выбор нужного выхода, как ив мультиплексоре, обеспечивается двоичным кодом на адресных входах. При n адресных входах полный демультиплексор имеет
2
n
выходов, которые могут быть прямыми или инверсными. На каждом прямом вы
4.5 Шифраторы и дешифраторы
47
ходе демультиплексора, содержащего прямой вход разрешения, реализуется булева функция где m
i
— минтерм, соответствующий i-му набору переменных на адресных входах- сигнал на входе разрешения d — сигнал на информационном входе.
Например, полный демультиплексор 1–4 (рис. 4.7) на своих выходах реализует систему булевых функций Em
0
d
= Ea
1
a
0
d,
f
1
= Em
1
d
= Ea
1
a
0
d,
f
2
= Em
2
d
= Ea
1
a
0
d,
f
3
= Em
3
d
= Ea
1
a
0
d.
ИМС демультиплексоров имеют 4, 8 или 16 выходов. Если требуется большее число выходов, демультиплексоры наращиваются в систему, ив этом отношении принципиального различия с мультиплексорами нет 1
2 Рис. 4.7 – Условное графическое обозначение полного демультиплексора 1–4 4.5 Шифраторы и дешифраторы
К основным видам преобразования информации в цифровых системах относят шифрацию и дешифрацию, для реализации которых используют комбинационные цифровые устройства, называемые шифраторами и дешифраторами соответственно.
Шифратором называют комбинационную схему, реализующую
преобразование унитарного кода «1 изв разрядный двоичный код Y
= y
m−1
. . .y
0
.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . В унитарном коде «1 из n» только один разряд принимает значение 1, а все оставшиеся разряды — 0. Если в унитарном коде x
l
= 1, то число Y = y
m−1
. . представляет собой двоичный код номера разряда Число входов шифратора не превышает количества возможных комбинаций выходных сигналов n ⩽ 2
m
, причем если n = 2
m
, то шифратор называют полным,
а если n < 2
m
, то неполным.
Принцип функционирования полного шифратора 8–3, преобразующего унитарный код «1 изв трехразрядный двоичный код, определяется таблицей истинности (табл. 4.2).
48 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Таблица 4.2 – Таблица истинности полного шифратора 8–3
№ x
7
x
6
x
5
x
4
x
3
x
2
x
1
x
0
y
2
y
1
y
0 0
0 0
0 0
0 0
0 1
0 0
0 1
0 0
0 0
0 0
1 0
0 0
1 2
0 0
0 0
0 1
0 0
0 1
0 3
0 0
0 0
1 0
0 0
0 1
1 4
0 0
0 1
0 0
0 0
1 0
0 5
0 0
1 0
0 0
0 0
1 0
1 6
0 1
0 0
0 0
0 0
1 1
0 7
1 0
0 0
0 0
0 0
1 На основе таблицы истинности можно записать соответствующие булевы выражения для y
2
, y
1
, y
0
, а затем выполнить необходимые действия по их упрощению.
В данном случае можно воспользоваться особенностью входных переменных, которые в интересующих нас комбинациях только водном разряде имеют единичное значение. Это позволяет избежать записи и преобразования выражений булевых функций в общем виде, достаточно громоздких в случае восьми входных переменных, и представить выражения для выходных переменных в виде x
7
+ x
6
+ x
5
+ x
4
= x
7
x
6
x
5
x
4
,
y
1
= x
7
+ x
6
+ x
3
+ x
2
= x
7
x
6
x
3
x
2
,
y
0
= x
7
+ x
5
+ x
3
+ x
1
= Реализация полного шифратора 8–3 требует трех четырехвходовых логических элементов ИЛИ либо трех четырехвходовых и семи двухвходовых логических элементов И-НЕ.
Часто на практике возникает необходимость преобразования в двоичный код n- разрядного кода, только один разряд которого принимает значение 0, а все остальные. Для этой цели можно использовать шифраторы с инверсными входами.
Например, неполному шифратору 10–4 с инверсными входами, преобразующему унитарный код «1» изв четырехразрядный двоичный код, соответствует таблица истинности (табл. Таблица 4.3 – Таблица истинности, соответствующая неполному шифратору с инверсными входами x
9
x
8
x
7
x
6
x
5
x
4
x
3
x
2
x
1
x
0
y
3
y
2
y
1
y
0 0
1 1
1 1
1 1
1 1
1 0
0 0
0 0
1 1
1 1
1 1
1 1
1 0
1 0
0 0
1 2
1 1
1 1
1 1
1 0
1 1
0 0
1 0
3 1
1 1
1 1
1 0
1 1
1 0
0 1
1 4
1 1
1 1
1 0
1 1
1 1
0 1
0 0
5 1
1 1
1 0
1 1
1 1
1 0
1 0
1 6
1 1
1 0
1 1
1 1
1 1
0 1
1 0
7 1
1 0
1 1
1 1
1 1
1 0
1 1
1 8
1 0
1 1
1 1
1 1
1 1
1 0
0 0
9 0
1 1
1 1
1 1
1 1
1 1
0 0
1
4.5 Шифраторы и дешифраторы
49
По аналогии с шифратором 8–3 в данном случае можно воспользоваться особенностью входных переменных, которые в интересующих нас комбинациях только водном разряде имеют нулевое значение, что позволяет представить выражения для выходных переменных в виде x
9
+ x
8
= x
9
x
8
, y
2
= x
7
+ x
6
+ x
5
+ x
4
= x
7
x
6
x
5
x
4
,
y
1
= x
7
+ x
6
+ x
3
+ x
2
= x
7
x
6
x
3
x
2
,
y
2
= x
9
+ x
7
+ x
5
+ x
3
+ x
1
= Реализация неполного шифратора 10–4 с инверсными входами требует одного пятивходового, двух четырехвходовых и одного двухвходового логических элементов И-НЕ.
Дешифратор выполняет функцию, обратную шифратору, то есть преобразует двоичный код в унитарный код.
Число входов и выходов полного дешифратора связано соотношением m = а неполного дешифратора — m < Дешифратор с прямыми выходами реализует минтермы входных переменных m
i
, а дешифратор с инверсными выходами — инверсии минтермов, то есть мак- стермы входных переменных f
i
= m
i
= Например, таблица истинности полного дешифратора 3–8 с инверсными выходами представлена в табл. Таблица 4.4 – Таблица истинности полного дешифратора 3–8 с инверсными выходами x
2
x
1
x
0
y
7
y
6
y
5
y
4
y
3
y
2
y
1
y
0 0
0 0
0 1
1 1
1 1
1 1
0 1
0 0
1 1
1 1
1 1
1 0
1 2
0 1
0 1
1 1
1 1
0 1
1 3
0 1
1 1
1 1
1 0
1 1
1 4
1 0
0 1
1 1
0 1
1 1
1 5
1 0
1 1
1 0
1 1
1 1
1 6
1 1
0 1
0 1
1 1
1 1
1 7
1 1
1 0
1 1
1 1
1 Записав на основе таблицы истинности выражения для булевых функций y
7
,
y
6
, . . ., y
0
, а затем выполнив необходимые действия по их упрощению, получим x
2
+ x
1
+ x
0
= M
0
= m
0
= x
2
x
1
x
0
,
y
1
= x
2
+ x
1
+ x
0
= M
1
= m
1
= x
2
x
1
x
0
,
y
2
= x
2
+ x
1
+ x
0
= M
2
= m
2
= x
2
x
1
x
0
,
y
3
= x
2
+ x
1
+ x
0
= M
3
= m
3
= x
2
x
1
x
0
,
y
4
= x
2
+ x
1
+ x
0
= M
4
= m
4
= x
2
x
1
x
0
,
y
5
= x
2
+ x
1
+ x
0
= M
5
= m
5
= x
2
x
1
x
0
,
y
6
= x
2
+ x
1
+ x
0
= M
6
= m
6
= x
2
x
1
x
0
,
y
7
= x
2
+ x
1
+ x
0
= M
7
= m
7
= x
2
x
1
x
0
.
50 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Дешифраторы можно использовать для построения произвольного комбинационного цифрового устройства. Поскольку активное значение сигнала на каждом выходе дешифратора определяет одну из комбинаций входных сигналов, то, объединяя с помощью соответствующих логических элементов некоторые выходные сигналы дешифратора, можно реализовать комбинационное цифровое устройство,
число наборов таблицы истинности которого не превышает числа выходов используемого дешифратора.
Рассмотрим использование полного дешифратора 3–8 для реализации комбинационного цифрового устройства, заданного таблицей истинности (табл. Таблица 4.5 – Таблица истинности комбинационного цифрового устройства x
1
x
2
x
3
y
0 0
0 0
0 1
0 0
1 0
2 0
1 0
0 3
0 1
1 1
4 1
0 0
0 5
1 0
1 1
6 1
1 0
1 7
1 1
1 Для реализации цифрового устройства на основе дешифратора с прямыми выходами выражение булевой функции целесообразно представить в СДНФ, а при использовании дешифратора с инверсными выходами — в СКНФ.
Для рассматриваемого комбинационного устройства выражение булевой функции в СДНФ имеет видав СКНФ — y = Варианты построения комбинационного устройства на дешифраторах с прямыми и инверсными выходами представлены на рис. 4.8, a ирис, б соответ- ственно.
а
б
1 2
4
DC
0 1
2 3
4 7
6 5
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m
1
y
1
x
2
x
3
x
1 2
4
DC
0 1
2 3
4 7
6 Рис. 4.8 – Варианты реализации функции трех аргументов с помощью дешифраторов
4.6 Сумматоры и вычитатели
51
Дешифраторы подобно демультиплексорам допускают наращивание разрядности входного двоичного кода Сумматоры и вычитатели
Сумматоры представляют собой функциональные узлы, выполняющие операцию сложения чисел. В устройствах цифровой техники суммирование осуществляется в двоичном или двоично-десятичном кодах. Сумматоры используются также для реализации операций вычитания, умножения и деления, в качестве преобразователей кодов ив ряде других случаев.
По характеру действия сумматоры подразделяются на комбинационные и накопительные (сохраняющие результаты вычислений. В свою очередь, каждый из сумматоров, оперирующий с многоразрядными слагаемыми, в зависимости от способа обработки чисел может быть отнесен к последовательному или параллельному типу. Сложение чисел в последовательных сумматорах осуществляется пораз- рядно, последовательно во времени. В сумматорах параллельного действия сложение всех разрядов многоразрядных чисел происходит одновременно.
Простейшим суммирующим элементом является полусумматор, условное графическое обозначение которого представлено на рис. Рис. 4.9 – Условное графическое обозначение полусумматора
Обозначением функции полусумматора служат буквы HS (Half Sum — полусумма. Полусумматор имеет два входа A и B для двух слагаемых и два выхода S сумма и P — перенос.
Таблица истинности полусумматора представлена в табл. Таблица 4.6 – Таблица истинности полусумматора
Входы
Выходы
А
В
P
S
0 0
0 0
0 1
0 1
1 0
0 1
1 1
1 Булевы функции, описывающие работу полусумматора, имеют вид AB + AB = A ⊕ B, P = AB.
52 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Логическая структура полусумматора в общем и развернутом видах показана на рис. 4.10.
&
=1
B
A
S
Å
=
AB
P =
A
B
1 1
1
&
AB
P Рис. 4.10 – Логическая структура полусумматора
Полусумматор имеет два входа и поэтому пригоден для использования только в младшем разряде многоразрядных двоичных чисел. Начиная со второго разряда многоразрядных чисел, необходимо использовать полный одноразрядный сумматор, содержащий три входа, на один из которых подается сигнал переноса из предыдущего разряда.
Полный одноразрядный сумматор (рис. 4.11, б) можно представить как объединение двух полусумматоров (рис. 4.11, a).
а
б
n
P
A
B
S
1
+
n
P
SM
i
A
i
B
1
-
i
P
i
S
i
P
&
=1
i
S¢
&
=1 1
i
A
i
B
1
-
i
P
i
S
i
P
i
P¢
i
P Рис. 4.11 – Полный одноразрядный сумматора реализация на полусумматорах;
б — условное графическое обозначение
Для суммирования разрядных двоичных чисел объединяется полных одноразрядных сумматоров (рис 4.12).
4.6 Сумматоры и вычитатели
53
При этом отдельные разряды суммируемых чисел A и B подаются на входы и b
i
. На вход подается перенос из предыдущего, более младшего разряда. Формируемый в данном разряде перенос передается в следующий, более старший разряд.
0
s
0
p
n
P
A
B
S
1
+
n
P
SM
n
P
A
B
S
1
+
n
P
SM
n
P
A
B
S
1
+
n
P
SM
0
a
0
b
1
a
1
b
1
-
n
a
1
-
n
b
1
s
1
p
1
-
n
s
1
-
n
p
Рис. 4.12 – Схема разрядного сумматора с последовательным переносом
В устройствах цифровой техники операция вычитания обычно сводится копе- рации сложения M − S = M + (2
n
− S) − 2
n
=
= M + S
дoп
− 2
n
= M + S + 1 − где S — обратный, а S
дoп
= 2
n
− S = S + 1 — дополнительный коды вычитаемого.
Для корректного представления результата вычитания двух разрядных чисел требуется дополнительный (n + 1)-ый разряд, отражающий знак разности.
Таким образом, для реализации операции вычитания можно применить сумматор, обеспечивающий вычисление выражения+ S + 1 = 2
n
+ причем в качестве знакового разряда разности использовать выход переноса сум- матора.
Если M ⩾ S то есть D ⩾ 0), тона выходе переноса сумматора формируется логическая единица, тогда как значение знакового разряда разности D должно быть равно нулю
54 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Если M < S то есть D < 0), то+ S + 1 = 2
n
− ∣D∣ = D
дoп
,
а на выходе переноса сумматора формируется логический ноль, тогда как значение знакового разряда разности D должно быть равно единице.
Выводы
Следовательно, для получения значения знакового разряда результата вычитания необходимо проинвертировать сигнал с выхода переноса сумматора. При этом разность чисел оказывается представленной в дополнительном коде.
Схема четырехразрядного вычитателя, реализованного на сумматоре и формирующего результат в дополнительном коде, представлена на рис. 4.13.
P0
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
SM
1 1
1 1
1 1
m
2
m
3
m
4
m
1
s
2
s
3
s
4
s
1
доп
d
2
доп
d
3
доп
d
4
доп
d
5
доп
d
1
Рис. 4.13 – Схема вычитания четырехразрядных чисел с помощью сумматора
Операции сложения и вычитания можно совместить водном функциональном узле, если инверторы заменить логическими элементами исключающее ИЛИ»
(рис. 4.14), которые в зависимости от значения управляющего сигнала работают как повторители (при V = 0) либо как инверторы (при V = 1).
P0
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
SM
=1
=1
=1
=1
=1
V
1
b
2
b
3
b
4
b
1
a
2
a
3
a
4
a
1 допили допили допили допили 4
доп
d
или
p
Рис. 4.14 – Схема сложения и вычитания четырехразрядных чисел
4.7 Цифровые компараторы Цифровые компараторы
Цифровые компараторы (от англ. compare — сравнивать) выполняют сравнение двух разрядных чисел (A и B), заданных в двоичном (двоично-десятичном) коде.
В зависимости от схемного выполнения компараторы могут реализовывать следующие функции сравнения A = B (A равно B), A = B (A равно не B), A ≠ B (A неравно меньше B), A > B (A больше B), A ⩽ B (A меньше либо равно B),
A
⩾ B (A больше либо равно B). Результат сравнения отображается соответствующим логическим уровнем на выходе. Специализированные микросхемы цифровых компараторов, как правило, имеют три выхода, на которых формируются признаки трех основных операций сравнения A=B, A < B, A > В качестве простейшего одноразрядного компаратора можно использовать двухв- ходовые логические элементы исключающее ИЛИ (функции сравнения A ≠ B,
A
= B) и исключающее ИЛИ-НЕ» (функция сравнения A = B).
Условно-графическое обозначение ИМС четырехразрядного компаратора представлено на рис. Рис. 4.15 – Условно-графическое обозначение четырехразрядного компаратора
Компаратор имеет расширяющие входы «A = B», «A < B», «A > B», которые позволяют наращивать разрядность сравниваемых чисел без дополнительных логических элементов. Для наращивании разрядности можно использовать каскадное соединение компараторов.
При каскадном соединении (рис. 4.16) входы «A < B» и «A = B» предыдущего компаратора (младшие разряды) подключают к соответствующим входам последующего. На входы «A < B», «A = B», «A > B» компаратора младших разрядов подают сигналы «0», «1», «1» соответственно. В последующих компараторах на входах > B» поддерживают сигнал «1».
56 Глава 4. Цифровые микроэлектронные устройства комбинационного типа 4
b
5
b
6
b
7
b
8
b
9
b
10
b
11
b
1 Рис. 4.16 – Каскадное соединение компараторов Матричная реализация булевых функций
В качестве функциональных узлов больших интегральных схем, ориентированных на реализацию булевых функций, широко используются так называемые матричные схемы.
Матричная схема представляет собой сетку ортогональных
проводников, в местах пересечения которых могут быть установлены полупроводниковые компоненты с односторонней проводимостью — диоды (рис. 4.17) или транзисторы (рис. 4.18).
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Матрица конъюнкций М (рис. 4.17) имеет шесть горизонтальных и четыре вертикальные шины. Каждая j-ая входная шина этой матрицы = 1, 3) связана с двумя горизонтальными шинами матрицы Мс одной непосредственно, а со второй — через инвертор. Способ включения диодов в местах пересечения матрицы М позволяет реализовать на любом из ее выходов p
i
(i = 1, 4) любую конъюнкцию ее входных переменных x
j
(j = 1, 3), взятых со знаком либо без знака инверсии. Так, в матрице на рис. 4.17 p
1
= x
1
x
2
x
3
, p
2
= x
1
x
3
, p
3
= x
1
x
2
, p
4
= x
2
x
3
+E
2
x
4
p
1
p
2
p
3
p
4
p
1 1
1 Рис. 4.17 – Матрица конъюнкций
4.8 Матричная реализация булевых функций
57
Матрица дизъюнкций М (рис. 4.18) имеет четыре вертикальные и две горизонтальные шины. Способ включения транзисторов в местах пересечения шин матрицы М позволяет реализовать на любом из ее выходов y
i
(i = 1, 2) любую дизъюнкцию ее входных переменных p
j
(j = 1, 4). На рис. 4.18 показан пример реализации элементарных дизъюнкций: y
1
= p
1
+ p
2
+ p
3
, y
2
= p
2
+ p
4 Рис. 4.18 – Матрица дизъюнкций
Для простоты принято матрицы Ми М изображать так, как это показано на рис. 4.19, a ирис, б соответственно.
1
p
2
p
3
p
4
p
1
x
2
x
3
x
1
p
2
p
3
p
4
p
1
y
2
y
а
б
Рис. 4.19 – Упрощенное представление матриц конъюнкций (a) и дизъюнкций (б)
Если соединить матрицы Ми М каскадно, как это показано на рис. то полученная двухуровневая матричная схема будет реализовывать следующую систему булевых функций, представленных в ДНФ:
y
1
= x
1
x
2
x
3
+ x
1
x
3
+ x
1
x
2
,
y
2
= x
1
x
3
+ x
2
x
3
.
58 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
1
p
2
p
3
p
4
p
1
y
2
y
1
x
2
x
3
x
Матрица конъюнкций
М1
Матрица дизъюнкций
М2
Рис. 4.20 – Двухуровневая матричная схема
Аналогичным образом любая ДНФ системы Θ булевых функций y
1
, . . ., входных переменных x
1
, . . ., может быть реализована двухуровневой матричной схемой, на первом уровне которой образуются различные элементарные конъюнкции, а на втором — дизъюнкции соответствующих конъюнкций. Таким образом,
построение схем с матричной структурой сводится к определению точек пересечения шин, где должны быть включены компоненты с односторонней проводимостью, и настройке матриц (установке компонентов с односторонней проводимостью в найденных точках).
По способу программирования различают матрицы, настраиваемые (программируемые) на заводе- изготовителе матрицы, программируемые пользователем репрограммируемые (многократно настраиваемые) матрицы.
Принято перед сокращенным названием устройств, построенных на основе матриц первого типа, добавлять букву Мот слова «масочно-программируемые»),
второго типа — букву Пот слова программируемые, и третьего — букву Рот слова «репрограммируемые»).
В М-матрицах соединение компонентов с односторонней проводимостью с шинами осуществляется один раз с помощью специальных масок, используемых для металлизации определенных участков кристалла БИС. После изготовления БИС
полученные соединения изменены быть не могут.
П-матрицы поставляются потребителю ненастроенными и содержащими компоненты с односторонней проводимостью в каждой точке пересечения шин. Настройка П-матриц сводится к удалению (отключению) определенных компонентов.
Физически процесс настройки осуществляется различными способами, например путем пропускания серий импульсов тока достаточно большой амплитуды через соответствующий компонент и разрушения плавкой перемычки, включенной последовательно с этим компонентом и соединяющей его с одной из шин в точке их пересечения
4.8 Матричная реализация булевых функций
59
Р-матрицы позволяют осуществлять многократно. Повторное программирование выполняется электрическим способом после стирания содержимого матриц под действием ультрафиолетового (иногда рентгеновского) облучения или электрическим способом отдельно для каждого компонента с односторонней проводи- мостью.
Сложность матричной реализации булевых функций принято оценивать суммарной информационной емкостью (площадью) матриц. В общем случае, если в схеме, аналогичной рис. 4.20, имеется n входов, m выходов и L вертикалей, то суммарная информационная емкость определяется выражением) = S(M
1
) + S(M
2
) = 2nL + Lm [бит].
Для сокращения информационной емкости при реализации системы булевых функций необходимо представлять ее в ДНФ с минимальным числом различных элементарных конъюнкций.
Матрицы Ми М для реализации системы булевых функций принято условно изображать в виде таблицы, столбцы которой отмечаются переменными x
1
, . . ., и функциями y
1
, . . ., y
m
. Каждой промежуточной шине p
1
, . . ., ставится в соответствие строка таблицы.
На пересечении ой строки и столбца x
i
(i = 1, . . ., n) записываются 1 , если переменная входит в j-ую элементарную конъюнкцию без инверсии, если переменная входит в j-ую элементарную конъюнкцию с инверсии, если переменная не входит в j-ую элементарную конъюнкцию.
На пересечении ой строки и столбца y
i
(i = 1, . . ., m) записываются 1, если j-ая элементарная конъюнкция входит в ДНФ функции y
i
;
• точка (•), если j-ая элементарная конъюнкция не входит в ДНФ функции В табл. 4.7 приведено условное представление матриц М (рис. 4.19, a) и М2
(рис. 4.19, б).
Таблица 4.7 – Условное представление матриц конъюнкций и дизъюнкций
x
1
x
2
x
3
y
1
y
2 0
0 0
1
•
1
−
1 1
1 1
1
−
1
•
−
1 1
•
1
60 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Контрольные вопросы по главе 4 1) Указать логические элементы, реализующие булеву функцию, заданную таблицей истинности 0
0 0
1 1
1 1
1 0
1 1
&
=1
=1
&
&
1 1
2 3
4 5
6 2) Записать выражения булевых функций, реализуемых логическими элементами многоступенчатой логики 1
2
A
B
A
B
f
f
3) Записать минимизированное выражение булевой функции, реализуемой комбинационной схемой) Записать выражение булевой функции, реализуемой комбинационной схемой
устройства последовательностного типа
Синхронный триггер, или триггер задержки, имеет один информационный вход (входи вход синхронизации (вход. Основное назначение триггера задержка сигнала, поданного на вход D: под действием сигнала синхронизации = 1) информация, поступающая на вход D, принимается в триггер, но появляется на выходе Q с задержкой на один такт. Если на входе синхронизации присутствует сигнал логического нуля (C = 0), то триггер находится в режиме хранения.
Закон функционирования триггера определяется таблицей переходов, представленной в табл. Таблица 5.4 – Таблица переходов D-триггера
№
С
D(t)
Q(t)
Q(t+1)
Режим
0 0
0 Хранение 0
0 1
1 2
0 1
0 0
3 0
1 1
1 4
1 0
0 Запись информации D
5 1
0 1
0 6
1 1
0 1
7 1
1 Можно считать, что триггер соответствует триггеру, работающему только в режимах установки в единичное (S = 1, R = 0, когда D = 1) или в нулевое (S = 0,
R
= 1, когда D = 0) состояния. Это позволяет реализовать синхронный триггер на базе синхронного триггера (рис. 5.5, a). Условное графическое обозначение синхронного триггера представлено на рис. 5.5, б.
а
б
R
S
T
C
1
D
C
T
D
C
Q
Q
Q
Q
Рис. 5.5 – Синхронный триггера функциональная схема б — условное графическое обозначение
Синхронные RS- и триггеры с динамическим управлением являются двухступенчатыми структурами, каждая из ступеней которых представляет собой синхронный триггер со статическим управлением.
На рис. 5.6, a представлен пример реализации синхронного триггера с управлением по фронту сигнала синхронизации. При C = 0 триггер первой ступени устанавливается в состояние, определяемое таблицей переходов (табл. 5.3), а триггер второй ступени работает в режиме хранения. Когда C = 1, триггер первой ступени переходит в режим хранения, а сигналы сего выходов обеспечивают установку триггера второй ступени в тоже состояние, что ив первой ступени. Таким образом, сигналы на выходе синхронного триггера с динамическим управлением
5.2 Триггеры
71
формируются при переходе сигнала синхронизации со значения логического нуля до значения логической единицы.
а
б
R
S
T
C
Q
Q
1
C
R
S
T
C
S
R
R
S
T
C
Q
Q
Рис. 5.6 – Синхронный триггер с управлением по фронту сигнала синхронизации а — функциональная схема б — условное графическое обозначение
На рис. 5.7, a приведен пример реализации синхронного триггера с управлением по срезу сигнала синхронизации. При C = 1 происходит запись информации в триггер первой ступени, а триггер второй ступени работает в режиме хранения. Когда C = 0, триггер переходит в режим хранения, а сигналы сего выходов обеспечивают установку триггера в такое же состояние, в котором находится триггер. Таким образом, входная информация формируется на выходе синхронного триггера с динамическим управлением при переходе сигнала синхронизации со значения логической единицы до значения логического нуля.
а
б
C
D
T
C
Q
Q
1
R
S
T
C
D
T
D
C
Q
Q
Рис. 5.7 – Синхронный триггер с управлением по срезу сигнала синхронизации:
а — функциональная схема б — условное графическое обозначение
Следует отметить, что на рис. 5.7 триггер второй ступени может быть заменен синхронным триггером со статическим управлением.
Универсальный триггер обладает наиболее широкими функциональными возможностями. Триггер имеет два информационных входа J и K, используемых для управления режимом работы, а также динамический вход синхронизации Закон функционирования триггера с управлением по фронту сигнала синхронизации определяется таблицей переходов, представленной в табл. 5.5.
1
x
2
x
3
x
4
y
0 0
0 0
0
x
8 1
0 0
0 0
1 0
0 0
1 0
9 1
0 0
1
x
2 0
0 1
0
x
10 1
0 1
0 1
3 0
0 1
1 0
11 1
0 1
1 0
4 0
1 0
0
x
12 1
1 0
0 1
5 0
1 0
1 1
13 1
1 0
1 0
6 0
1 1
0
x
14 1
1 1
0 1
7 0
1 1
1 1
15 1
1 1
1 Так как задан базис И-НЕ, то целесообразно использовать СДНФ. Составим карту Карно, представленную на рис. 4.1.
42 Глава 4. Цифровые микроэлектронные устройства комбинационного типа 0
X
1 0
1 0
1 0
2
x
4 3
x
x
4 2
x
x
2 Рис. 4.1 – Карта Карно функции четырех аргументов
Минимизированная ДНФ функции имеет вид x
1
x
2
+ x
2
x
4
+ Для перехода в базис И-НЕ ставим два знака инверсии над правой частью полученного минимизированного выражения (4.1) и, применив формулу де Моргана,
получим:
y
= x
1
x
2
+ x
2
x
4
+ x
3
x
4
= x
1
x
2
⋅ x
2
x
4
⋅ Окончательное булево выражение имеет вида соответствующая этому выражению структурная схема представлена на рис. 4.2, Рассмотрим другой подход к синтезу структурной схемы, для чего преобразуем выражение (4.1) путем вынесения за скобки общего члена из первых двух конъюнкций y = x
2
(x
1
+ x
4
) + Используя формулу де Моргана, получим x
2
(x
1
+ x
4
) + x
3
x
4
= x
2
x
1
x
4
+ после чего перейдем в базис И-НЕ:
y
= x
2
x
1
x
4
+ x
3
x
4
= x
2
x
1
x
4
⋅ Булеву выражению (4.2) соответствует структурная схема, представленная на рис. 4.2, б. Этот вариант проще предыдущего.
Пример показывает, что после применения карт Карно возможно дополнительное упрощение булевых выражений с помощью соотношений алгебры логики
4.4 Мультиплексоры и демультиплексоры
43
&
&
&
&
&
&
&
&
&
&
&
3
x
3
x
4
x
4
x
2
x
2
x
1
x
1
x
y
y
а
б
Рис. 4.2 – Схемы комбинационных устройств, реализующих логическую функцию четырех переменных Мультиплексоры и демультиплексоры
Назначение мультиплексоров (от англ. multiplex — многократный) — коммутировать в желаемом порядке информацию, поступающую с нескольких входов, на один выход. Мультиплексоры в цифровой аппаратуре используются для временного разделения информации, поступающей по разным каналам Мультиплексоры обладают двумя группами входов и одним, реже двумя (взаимодополняющими) выходами, один из которых прямой, а другой — инверсный. Одна группа входов объединяет информационные входы, а другая служит для управления работой мультиплексора. Управляющие входы подразделяются на адресные входы и разрешающие (стробирующие) входы. Полный мультиплексор, обладающий адресными входами, содержит информационных входов и обозначается как мультиплексор 2
n
— 1». Если на адресные входы подать разрядный двоичный код числа i ∈ {0, 1, 2, . . ., 2
n
− 1}, то выход подключится к i-му информационному входу, то есть информация, поступающая на i-ый информационный вход, будет проходить на выход независимо оттого, какие сигналы поступают на остальные информационные входы.
Разрешающий (стробирующий) вход управляет одновременно всеми информационными входами независимо от состояния адресных входов. Запрещающий сигнал на этом входе блокирует действие всей комбинационной схемы мультиплексора. Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов цифровой техники. Разрешающий вход используется также для наращивания разрядности мультиплексора. Логическая функция, выполняемая полным мультиплексором с n адресными входами и одним прямым входом разрешения на прямом выходе, имеет вид где m
i
— минтерм, соответствующий i-му набору переменных на адресных входах — сигнал на входе разрешения d
i
— сигнал на ом информационном входе
44 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Например, для полного мультиплексора 8–1 (рис. 4.3) логическая функция имеет вид E
7
∑
i=0
m
i
d
i
= E(a
2
a
1
a
0
d
0
+ a
2
a
1
a
0
d
1
+ a
2
a
1
a
0
d
2
+ a
2
a
1
a
0
d
3
+
+ a
2
a
1
a
0
d
4
+ a
2
a
1
a
0
d
5
+ a
2
a
1
a
0
d
6
+ где a
i
— сигналы, подаваемые на адресные входы мультиплексора 1
2 информационные входы адресные входы вход разрешения 1
2 4
7 6
5 Рис. 4.3 – Полный мультиплексор У интегральных микросхем мультиплексоров число информационных входов не превышает 16. Большее число входов обеспечивается наращиванием двумя способами объединением нескольких мультиплексоров в пирамидальную (древовидную) систему либо последовательным соединением разрешающих входов и внешних логических элементов.
На рис. 4.4 показана организация мультиплексора 32–1 из двух мультиплексоров с использованием разрешающих входов мультиплексоров в качестве адресных входов высшего разряда. Такой мультиплексор должен иметь log
2 32 = адресных входов. Адресными входами низших разрядов служат входы a
0
, a
1
, a
2
, Разрешающие входы в данном случае используются для подачи высшего разряда на мультиплексор DD1 в прямом виде, на мультиплексор DD2 — в инверсном.
Мультиплексор DD1 работает при a
4
= 0, мультиплексор DD2 — при a
4
= Благодаря логическому элементу И-НЕ сигналы на выходе f будут одинаковыми с входными.
Мультиплексоры помимо прямого назначения могут выполнять и другие функции, например использоваться для преобразования параллельного двоичного кода в последовательный, работать в качестве универсального логического элемента,
реализующего любую логическую функцию, содержащую до (n + 1) аргументов.
Применение мультиплексора в качестве универсального логического элемента особенно оправдано, когда число переменных достаточно велико (4–5 и более).
Использование мультиплексора в качестве универсального логического элемента основано на общем свойстве логических функций — независимо от числа аргументов всегда равняться логической единице или нулю f (x
1
, x
2
, . . ., x
n
) ∈ {0, 1}.
4.4 Мультиплексоры и демультиплексоры 1
MS
E
0
x
1
x
1 2
4 15 8
15
x
0 1
MS
E
17
x
16
x
1 2
4 15 Рис. 4.4 – Наращивание разрядности мультиплексора последовательным соединением разрешающих входов
Если на адресные входы мультиплексора подавать входные переменные, зная,
какой выходной уровень должен отвечать каждому сочетанию этих сигналов, то,
предварительно установив на информационных входах потенциалы нуля и единицы согласно заданному алгоритму, получим устройство, реализующее требуемую функцию.
В качестве примера на рис. 4.5 представлена реализация с помощью четырехв- ходового мультиплексора функции исключающее ИЛИ двух аргументов 1
2 3
1 2
MS
f
2
x
1
x
1 0
2
x
1
x
f
0 0
0 0
1 1
1 0
1 1
1 Рис. 4.5 – Реализация функции исключающее ИЛИ двух аргументов с помощью мультиплексора
46 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Как следует из таблицы истинности для функции исключающее ИЛИ, сочетаниями отвечает значение f = 0, а двум другими значение f = 1. Для выполнения этих условий достаточно подать на адресные входы мультиплексора сигналы a
1
= и a
0
= x
1
, а на информационные входы — сигналы d
0
= d
3
= 0, d
1
= d
2
= 1. Разрешающий вход при этом должен быть под действием напряжения логического нуля.
Если число аргументов равно (n + 1), то мультиплексор следует использовать несколько иначе. Например, требуется с помощью четырехвходового мультиплексора реализовать функцию трех аргументов, заданную таблицей истинности 1
2 3
1 2
MS
f
2
x
1
x
1 0
3
x
3
x
0 Примеч 0
0 1
0 0
1 1
0 1
0 0
0 1
1 1
1 0
0 0
1 0
1 0
1 1
0 1
1 1
1 0
1
=
f
3
x
f =
0
=
f
3
x
f Рис. 4.6 – Реализация функции трех аргументов на четырехвходовом мультиплексоре
Разделение таблицы истинности на группы по две строки в каждой показывает в каждой группе аргументы и неизменны, аргумент младшего разряда имеет два состояния, выходной сигнал f имеет одно из четырех значений 1, 0, и x
3
. Если значения аргументов и подать на адресные входы мультиплексора и a
0
= x
2
, а на информационные входы подать, согласно таблице истинности, сигналы 1, 0, и x
3
, то такая схема (рис. 4.6) будет выполнять заданную логическую функцию.
Аналогично можно проектировать комбинационные цифровые устройства и с большим числом входов.
Демультиплексоры в функциональном отношении противоположны мультиплексорам сигналы с одного информационного входа распределяются в необходимой последовательности по нескольким выходам.
Выбор нужного выхода, как ив мультиплексоре, обеспечивается двоичным кодом на адресных входах. При n адресных входах полный демультиплексор имеет
2
n
выходов, которые могут быть прямыми или инверсными. На каждом прямом вы
4.5 Шифраторы и дешифраторы
47
ходе демультиплексора, содержащего прямой вход разрешения, реализуется булева функция где m
i
— минтерм, соответствующий i-му набору переменных на адресных входах- сигнал на входе разрешения d — сигнал на информационном входе.
Например, полный демультиплексор 1–4 (рис. 4.7) на своих выходах реализует систему булевых функций Em
0
d
= Ea
1
a
0
d,
f
1
= Em
1
d
= Ea
1
a
0
d,
f
2
= Em
2
d
= Ea
1
a
0
d,
f
3
= Em
3
d
= Ea
1
a
0
d.
ИМС демультиплексоров имеют 4, 8 или 16 выходов. Если требуется большее число выходов, демультиплексоры наращиваются в систему, ив этом отношении принципиального различия с мультиплексорами нет 1
2 Рис. 4.7 – Условное графическое обозначение полного демультиплексора 1–4 4.5 Шифраторы и дешифраторы
К основным видам преобразования информации в цифровых системах относят шифрацию и дешифрацию, для реализации которых используют комбинационные цифровые устройства, называемые шифраторами и дешифраторами соответственно.
Шифратором называют комбинационную схему, реализующую
преобразование унитарного кода «1 изв разрядный двоичный код Y
= y
m−1
. . .y
0
.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . В унитарном коде «1 из n» только один разряд принимает значение 1, а все оставшиеся разряды — 0. Если в унитарном коде x
l
= 1, то число Y = y
m−1
. . представляет собой двоичный код номера разряда Число входов шифратора не превышает количества возможных комбинаций выходных сигналов n ⩽ 2
m
, причем если n = 2
m
, то шифратор называют полным,
а если n < 2
m
, то неполным.
Принцип функционирования полного шифратора 8–3, преобразующего унитарный код «1 изв трехразрядный двоичный код, определяется таблицей истинности (табл. 4.2).
48 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Таблица 4.2 – Таблица истинности полного шифратора 8–3
№ x
7
x
6
x
5
x
4
x
3
x
2
x
1
x
0
y
2
y
1
y
0 0
0 0
0 0
0 0
0 1
0 0
0 1
0 0
0 0
0 0
1 0
0 0
1 2
0 0
0 0
0 1
0 0
0 1
0 3
0 0
0 0
1 0
0 0
0 1
1 4
0 0
0 1
0 0
0 0
1 0
0 5
0 0
1 0
0 0
0 0
1 0
1 6
0 1
0 0
0 0
0 0
1 1
0 7
1 0
0 0
0 0
0 0
1 На основе таблицы истинности можно записать соответствующие булевы выражения для y
2
, y
1
, y
0
, а затем выполнить необходимые действия по их упрощению.
В данном случае можно воспользоваться особенностью входных переменных, которые в интересующих нас комбинациях только водном разряде имеют единичное значение. Это позволяет избежать записи и преобразования выражений булевых функций в общем виде, достаточно громоздких в случае восьми входных переменных, и представить выражения для выходных переменных в виде x
7
+ x
6
+ x
5
+ x
4
= x
7
x
6
x
5
x
4
,
y
1
= x
7
+ x
6
+ x
3
+ x
2
= x
7
x
6
x
3
x
2
,
y
0
= x
7
+ x
5
+ x
3
+ x
1
= Реализация полного шифратора 8–3 требует трех четырехвходовых логических элементов ИЛИ либо трех четырехвходовых и семи двухвходовых логических элементов И-НЕ.
Часто на практике возникает необходимость преобразования в двоичный код n- разрядного кода, только один разряд которого принимает значение 0, а все остальные. Для этой цели можно использовать шифраторы с инверсными входами.
Например, неполному шифратору 10–4 с инверсными входами, преобразующему унитарный код «1» изв четырехразрядный двоичный код, соответствует таблица истинности (табл. Таблица 4.3 – Таблица истинности, соответствующая неполному шифратору с инверсными входами x
9
x
8
x
7
x
6
x
5
x
4
x
3
x
2
x
1
x
0
y
3
y
2
y
1
y
0 0
1 1
1 1
1 1
1 1
1 0
0 0
0 0
1 1
1 1
1 1
1 1
1 0
1 0
0 0
1 2
1 1
1 1
1 1
1 0
1 1
0 0
1 0
3 1
1 1
1 1
1 0
1 1
1 0
0 1
1 4
1 1
1 1
1 0
1 1
1 1
0 1
0 0
5 1
1 1
1 0
1 1
1 1
1 0
1 0
1 6
1 1
1 0
1 1
1 1
1 1
0 1
1 0
7 1
1 0
1 1
1 1
1 1
1 0
1 1
1 8
1 0
1 1
1 1
1 1
1 1
1 0
0 0
9 0
1 1
1 1
1 1
1 1
1 1
0 0
1
4.5 Шифраторы и дешифраторы
49
По аналогии с шифратором 8–3 в данном случае можно воспользоваться особенностью входных переменных, которые в интересующих нас комбинациях только водном разряде имеют нулевое значение, что позволяет представить выражения для выходных переменных в виде x
9
+ x
8
= x
9
x
8
, y
2
= x
7
+ x
6
+ x
5
+ x
4
= x
7
x
6
x
5
x
4
,
y
1
= x
7
+ x
6
+ x
3
+ x
2
= x
7
x
6
x
3
x
2
,
y
2
= x
9
+ x
7
+ x
5
+ x
3
+ x
1
= Реализация неполного шифратора 10–4 с инверсными входами требует одного пятивходового, двух четырехвходовых и одного двухвходового логических элементов И-НЕ.
Дешифратор выполняет функцию, обратную шифратору, то есть преобразует двоичный код в унитарный код.
Число входов и выходов полного дешифратора связано соотношением m = а неполного дешифратора — m < Дешифратор с прямыми выходами реализует минтермы входных переменных m
i
, а дешифратор с инверсными выходами — инверсии минтермов, то есть мак- стермы входных переменных f
i
= m
i
= Например, таблица истинности полного дешифратора 3–8 с инверсными выходами представлена в табл. Таблица 4.4 – Таблица истинности полного дешифратора 3–8 с инверсными выходами x
2
x
1
x
0
y
7
y
6
y
5
y
4
y
3
y
2
y
1
y
0 0
0 0
0 1
1 1
1 1
1 1
0 1
0 0
1 1
1 1
1 1
1 0
1 2
0 1
0 1
1 1
1 1
0 1
1 3
0 1
1 1
1 1
1 0
1 1
1 4
1 0
0 1
1 1
0 1
1 1
1 5
1 0
1 1
1 0
1 1
1 1
1 6
1 1
0 1
0 1
1 1
1 1
1 7
1 1
1 0
1 1
1 1
1 Записав на основе таблицы истинности выражения для булевых функций y
7
,
y
6
, . . ., y
0
, а затем выполнив необходимые действия по их упрощению, получим x
2
+ x
1
+ x
0
= M
0
= m
0
= x
2
x
1
x
0
,
y
1
= x
2
+ x
1
+ x
0
= M
1
= m
1
= x
2
x
1
x
0
,
y
2
= x
2
+ x
1
+ x
0
= M
2
= m
2
= x
2
x
1
x
0
,
y
3
= x
2
+ x
1
+ x
0
= M
3
= m
3
= x
2
x
1
x
0
,
y
4
= x
2
+ x
1
+ x
0
= M
4
= m
4
= x
2
x
1
x
0
,
y
5
= x
2
+ x
1
+ x
0
= M
5
= m
5
= x
2
x
1
x
0
,
y
6
= x
2
+ x
1
+ x
0
= M
6
= m
6
= x
2
x
1
x
0
,
y
7
= x
2
+ x
1
+ x
0
= M
7
= m
7
= x
2
x
1
x
0
.
1 2 3 4 5 6 7 8 9 ... 18
50 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Дешифраторы можно использовать для построения произвольного комбинационного цифрового устройства. Поскольку активное значение сигнала на каждом выходе дешифратора определяет одну из комбинаций входных сигналов, то, объединяя с помощью соответствующих логических элементов некоторые выходные сигналы дешифратора, можно реализовать комбинационное цифровое устройство,
число наборов таблицы истинности которого не превышает числа выходов используемого дешифратора.
Рассмотрим использование полного дешифратора 3–8 для реализации комбинационного цифрового устройства, заданного таблицей истинности (табл. Таблица 4.5 – Таблица истинности комбинационного цифрового устройства x
1
x
2
x
3
y
0 0
0 0
0 1
0 0
1 0
2 0
1 0
0 3
0 1
1 1
4 1
0 0
0 5
1 0
1 1
6 1
1 0
1 7
1 1
1 Для реализации цифрового устройства на основе дешифратора с прямыми выходами выражение булевой функции целесообразно представить в СДНФ, а при использовании дешифратора с инверсными выходами — в СКНФ.
Для рассматриваемого комбинационного устройства выражение булевой функции в СДНФ имеет видав СКНФ — y = Варианты построения комбинационного устройства на дешифраторах с прямыми и инверсными выходами представлены на рис. 4.8, a ирис, б соответ- ственно.
а
б
1 2
4
DC
0 1
2 3
4 7
6 5
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m
1
y
1
x
2
x
3
x
1 2
4
DC
0 1
2 3
4 7
6 Рис. 4.8 – Варианты реализации функции трех аргументов с помощью дешифраторов
4.6 Сумматоры и вычитатели
51
Дешифраторы подобно демультиплексорам допускают наращивание разрядности входного двоичного кода Сумматоры и вычитатели
Сумматоры представляют собой функциональные узлы, выполняющие операцию сложения чисел. В устройствах цифровой техники суммирование осуществляется в двоичном или двоично-десятичном кодах. Сумматоры используются также для реализации операций вычитания, умножения и деления, в качестве преобразователей кодов ив ряде других случаев.
По характеру действия сумматоры подразделяются на комбинационные и накопительные (сохраняющие результаты вычислений. В свою очередь, каждый из сумматоров, оперирующий с многоразрядными слагаемыми, в зависимости от способа обработки чисел может быть отнесен к последовательному или параллельному типу. Сложение чисел в последовательных сумматорах осуществляется пораз- рядно, последовательно во времени. В сумматорах параллельного действия сложение всех разрядов многоразрядных чисел происходит одновременно.
Простейшим суммирующим элементом является полусумматор, условное графическое обозначение которого представлено на рис. Рис. 4.9 – Условное графическое обозначение полусумматора
Обозначением функции полусумматора служат буквы HS (Half Sum — полусумма. Полусумматор имеет два входа A и B для двух слагаемых и два выхода S сумма и P — перенос.
Таблица истинности полусумматора представлена в табл. Таблица 4.6 – Таблица истинности полусумматора
Входы
Выходы
А
В
P
S
0 0
0 0
0 1
0 1
1 0
0 1
1 1
1 Булевы функции, описывающие работу полусумматора, имеют вид AB + AB = A ⊕ B, P = AB.
52 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Логическая структура полусумматора в общем и развернутом видах показана на рис. 4.10.
&
=1
B
A
S
Å
=
AB
P =
A
B
1 1
1
&
AB
P Рис. 4.10 – Логическая структура полусумматора
Полусумматор имеет два входа и поэтому пригоден для использования только в младшем разряде многоразрядных двоичных чисел. Начиная со второго разряда многоразрядных чисел, необходимо использовать полный одноразрядный сумматор, содержащий три входа, на один из которых подается сигнал переноса из предыдущего разряда.
Полный одноразрядный сумматор (рис. 4.11, б) можно представить как объединение двух полусумматоров (рис. 4.11, a).
а
б
n
P
A
B
S
1
+
n
P
SM
i
A
i
B
1
-
i
P
i
S
i
P
&
=1
i
S¢
&
=1 1
i
A
i
B
1
-
i
P
i
S
i
P
i
P¢
i
P Рис. 4.11 – Полный одноразрядный сумматора реализация на полусумматорах;
б — условное графическое обозначение
Для суммирования разрядных двоичных чисел объединяется полных одноразрядных сумматоров (рис 4.12).
4.6 Сумматоры и вычитатели
53
При этом отдельные разряды суммируемых чисел A и B подаются на входы и b
i
. На вход подается перенос из предыдущего, более младшего разряда. Формируемый в данном разряде перенос передается в следующий, более старший разряд.
0
s
0
p
n
P
A
B
S
1
+
n
P
SM
n
P
A
B
S
1
+
n
P
SM
n
P
A
B
S
1
+
n
P
SM
0
a
0
b
1
a
1
b
1
-
n
a
1
-
n
b
1
s
1
p
1
-
n
s
1
-
n
p
Рис. 4.12 – Схема разрядного сумматора с последовательным переносом
В устройствах цифровой техники операция вычитания обычно сводится копе- рации сложения M − S = M + (2
n
− S) − 2
n
=
= M + S
дoп
− 2
n
= M + S + 1 − где S — обратный, а S
дoп
= 2
n
− S = S + 1 — дополнительный коды вычитаемого.
Для корректного представления результата вычитания двух разрядных чисел требуется дополнительный (n + 1)-ый разряд, отражающий знак разности.
Таким образом, для реализации операции вычитания можно применить сумматор, обеспечивающий вычисление выражения+ S + 1 = 2
n
+ причем в качестве знакового разряда разности использовать выход переноса сум- матора.
Если M ⩾ S то есть D ⩾ 0), тона выходе переноса сумматора формируется логическая единица, тогда как значение знакового разряда разности D должно быть равно нулю
54 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Если M < S то есть D < 0), то+ S + 1 = 2
n
− ∣D∣ = D
дoп
,
а на выходе переноса сумматора формируется логический ноль, тогда как значение знакового разряда разности D должно быть равно единице.
Выводы
Следовательно, для получения значения знакового разряда результата вычитания необходимо проинвертировать сигнал с выхода переноса сумматора. При этом разность чисел оказывается представленной в дополнительном коде.
Схема четырехразрядного вычитателя, реализованного на сумматоре и формирующего результат в дополнительном коде, представлена на рис. 4.13.
P0
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
SM
1 1
1 1
1 1
m
2
m
3
m
4
m
1
s
2
s
3
s
4
s
1
доп
d
2
доп
d
3
доп
d
4
доп
d
5
доп
d
1
Рис. 4.13 – Схема вычитания четырехразрядных чисел с помощью сумматора
Операции сложения и вычитания можно совместить водном функциональном узле, если инверторы заменить логическими элементами исключающее ИЛИ»
(рис. 4.14), которые в зависимости от значения управляющего сигнала работают как повторители (при V = 0) либо как инверторы (при V = 1).
P0
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
SM
=1
=1
=1
=1
=1
V
1
b
2
b
3
b
4
b
1
a
2
a
3
a
4
a
1 допили допили допили допили 4
доп
d
или
p
Рис. 4.14 – Схема сложения и вычитания четырехразрядных чисел
4.7 Цифровые компараторы Цифровые компараторы
Цифровые компараторы (от англ. compare — сравнивать) выполняют сравнение двух разрядных чисел (A и B), заданных в двоичном (двоично-десятичном) коде.
В зависимости от схемного выполнения компараторы могут реализовывать следующие функции сравнения A = B (A равно B), A = B (A равно не B), A ≠ B (A неравно меньше B), A > B (A больше B), A ⩽ B (A меньше либо равно B),
A
⩾ B (A больше либо равно B). Результат сравнения отображается соответствующим логическим уровнем на выходе. Специализированные микросхемы цифровых компараторов, как правило, имеют три выхода, на которых формируются признаки трех основных операций сравнения A=B, A < B, A > В качестве простейшего одноразрядного компаратора можно использовать двухв- ходовые логические элементы исключающее ИЛИ (функции сравнения A ≠ B,
A
= B) и исключающее ИЛИ-НЕ» (функция сравнения A = B).
Условно-графическое обозначение ИМС четырехразрядного компаратора представлено на рис. Рис. 4.15 – Условно-графическое обозначение четырехразрядного компаратора
Компаратор имеет расширяющие входы «A = B», «A < B», «A > B», которые позволяют наращивать разрядность сравниваемых чисел без дополнительных логических элементов. Для наращивании разрядности можно использовать каскадное соединение компараторов.
При каскадном соединении (рис. 4.16) входы «A < B» и «A = B» предыдущего компаратора (младшие разряды) подключают к соответствующим входам последующего. На входы «A < B», «A = B», «A > B» компаратора младших разрядов подают сигналы «0», «1», «1» соответственно. В последующих компараторах на входах > B» поддерживают сигнал «1».
56 Глава 4. Цифровые микроэлектронные устройства комбинационного типа 4
b
5
b
6
b
7
b
8
b
9
b
10
b
11
b
1 Рис. 4.16 – Каскадное соединение компараторов Матричная реализация булевых функций
В качестве функциональных узлов больших интегральных схем, ориентированных на реализацию булевых функций, широко используются так называемые матричные схемы.
Матричная схема представляет собой сетку ортогональных
проводников, в местах пересечения которых могут быть установлены полупроводниковые компоненты с односторонней проводимостью — диоды (рис. 4.17) или транзисторы (рис. 4.18).
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Матрица конъюнкций М (рис. 4.17) имеет шесть горизонтальных и четыре вертикальные шины. Каждая j-ая входная шина этой матрицы = 1, 3) связана с двумя горизонтальными шинами матрицы Мс одной непосредственно, а со второй — через инвертор. Способ включения диодов в местах пересечения матрицы М позволяет реализовать на любом из ее выходов p
i
(i = 1, 4) любую конъюнкцию ее входных переменных x
j
(j = 1, 3), взятых со знаком либо без знака инверсии. Так, в матрице на рис. 4.17 p
1
= x
1
x
2
x
3
, p
2
= x
1
x
3
, p
3
= x
1
x
2
, p
4
= x
2
x
3
+E
2
x
4
p
1
p
2
p
3
p
4
p
1 1
1 Рис. 4.17 – Матрица конъюнкций
4.8 Матричная реализация булевых функций
57
Матрица дизъюнкций М (рис. 4.18) имеет четыре вертикальные и две горизонтальные шины. Способ включения транзисторов в местах пересечения шин матрицы М позволяет реализовать на любом из ее выходов y
i
(i = 1, 2) любую дизъюнкцию ее входных переменных p
j
(j = 1, 4). На рис. 4.18 показан пример реализации элементарных дизъюнкций: y
1
= p
1
+ p
2
+ p
3
, y
2
= p
2
+ p
4 Рис. 4.18 – Матрица дизъюнкций
Для простоты принято матрицы Ми М изображать так, как это показано на рис. 4.19, a ирис, б соответственно.
1
p
2
p
3
p
4
p
1
x
2
x
3
x
1
p
2
p
3
p
4
p
1
y
2
y
а
б
Рис. 4.19 – Упрощенное представление матриц конъюнкций (a) и дизъюнкций (б)
Если соединить матрицы Ми М каскадно, как это показано на рис. то полученная двухуровневая матричная схема будет реализовывать следующую систему булевых функций, представленных в ДНФ:
y
1
= x
1
x
2
x
3
+ x
1
x
3
+ x
1
x
2
,
y
2
= x
1
x
3
+ x
2
x
3
.
58 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
1
p
2
p
3
p
4
p
1
y
2
y
1
x
2
x
3
x
Матрица конъюнкций
М1
Матрица дизъюнкций
М2
Рис. 4.20 – Двухуровневая матричная схема
Аналогичным образом любая ДНФ системы Θ булевых функций y
1
, . . ., входных переменных x
1
, . . ., может быть реализована двухуровневой матричной схемой, на первом уровне которой образуются различные элементарные конъюнкции, а на втором — дизъюнкции соответствующих конъюнкций. Таким образом,
построение схем с матричной структурой сводится к определению точек пересечения шин, где должны быть включены компоненты с односторонней проводимостью, и настройке матриц (установке компонентов с односторонней проводимостью в найденных точках).
По способу программирования различают матрицы, настраиваемые (программируемые) на заводе- изготовителе матрицы, программируемые пользователем репрограммируемые (многократно настраиваемые) матрицы.
Принято перед сокращенным названием устройств, построенных на основе матриц первого типа, добавлять букву Мот слова «масочно-программируемые»),
второго типа — букву Пот слова программируемые, и третьего — букву Рот слова «репрограммируемые»).
В М-матрицах соединение компонентов с односторонней проводимостью с шинами осуществляется один раз с помощью специальных масок, используемых для металлизации определенных участков кристалла БИС. После изготовления БИС
полученные соединения изменены быть не могут.
П-матрицы поставляются потребителю ненастроенными и содержащими компоненты с односторонней проводимостью в каждой точке пересечения шин. Настройка П-матриц сводится к удалению (отключению) определенных компонентов.
Физически процесс настройки осуществляется различными способами, например путем пропускания серий импульсов тока достаточно большой амплитуды через соответствующий компонент и разрушения плавкой перемычки, включенной последовательно с этим компонентом и соединяющей его с одной из шин в точке их пересечения
4.8 Матричная реализация булевых функций
59
Р-матрицы позволяют осуществлять многократно. Повторное программирование выполняется электрическим способом после стирания содержимого матриц под действием ультрафиолетового (иногда рентгеновского) облучения или электрическим способом отдельно для каждого компонента с односторонней проводи- мостью.
Сложность матричной реализации булевых функций принято оценивать суммарной информационной емкостью (площадью) матриц. В общем случае, если в схеме, аналогичной рис. 4.20, имеется n входов, m выходов и L вертикалей, то суммарная информационная емкость определяется выражением) = S(M
1
) + S(M
2
) = 2nL + Lm [бит].
Для сокращения информационной емкости при реализации системы булевых функций необходимо представлять ее в ДНФ с минимальным числом различных элементарных конъюнкций.
Матрицы Ми М для реализации системы булевых функций принято условно изображать в виде таблицы, столбцы которой отмечаются переменными x
1
, . . ., и функциями y
1
, . . ., y
m
. Каждой промежуточной шине p
1
, . . ., ставится в соответствие строка таблицы.
На пересечении ой строки и столбца x
i
(i = 1, . . ., n) записываются 1 , если переменная входит в j-ую элементарную конъюнкцию без инверсии, если переменная входит в j-ую элементарную конъюнкцию с инверсии, если переменная не входит в j-ую элементарную конъюнкцию.
На пересечении ой строки и столбца y
i
(i = 1, . . ., m) записываются 1, если j-ая элементарная конъюнкция входит в ДНФ функции y
i
;
• точка (•), если j-ая элементарная конъюнкция не входит в ДНФ функции В табл. 4.7 приведено условное представление матриц М (рис. 4.19, a) и М2
(рис. 4.19, б).
Таблица 4.7 – Условное представление матриц конъюнкций и дизъюнкций
x
1
x
2
x
3
y
1
y
2 0
0 0
1
•
1
−
1 1
1 1
1
−
1
•
−
1 1
•
1
60 Глава 4. Цифровые микроэлектронные устройства комбинационного типа
Контрольные вопросы по главе 4 1) Указать логические элементы, реализующие булеву функцию, заданную таблицей истинности 0
0 0
1 1
1 1
1 0
1 1
&
=1
=1
&
&
1 1
2 3
4 5
6 2) Записать выражения булевых функций, реализуемых логическими элементами многоступенчатой логики 1
2
A
B
A
B
f
f
3) Записать минимизированное выражение булевой функции, реализуемой комбинационной схемой) Записать выражение булевой функции, реализуемой комбинационной схемой
Контрольные вопросы по главе 4
61
1 0
1 2
3 1
2
MS
A
B
C
f
5) Указать восьмиразрядное слово, которое необходимо подать на информационные входы мультиплексора для реализации булевой функции f = ABC +
+AC:
0 1
7 1
2
MS
f
M
4 8
A
B
C
6) Представить в десятичной системе счисления число C, формируемое на выходе комбинационной схемы, если A = 129 10
, B = 150 10
:
1 1
8 8
8 8
8
SM
S
A
B
B
A
C
7) Определить функцию сравнения цифрового компаратора, выполненного на двоичном сумматоре) Записать выражение булевой функции, реализуемой схемой
62 Глава 4. Цифровые микроэлектронные устройства комбинационного типа 2
4
DC
0 1
2 3
4 7
6 5
1
x
2
x
3
x
&
y
9) Записать выражения булевых функций, реализуемых на выходах S и P
∶
1 1
1
&
&
&
S
P
A
B
10) Записать выражения булевых функций для матрицы дизъюнкций:
1
p
2
p
3
p
4
p
2
y
4
p
+E
1
y
2
y
61
1 0
1 2
3 1
2
MS
A
B
C
f
5) Указать восьмиразрядное слово, которое необходимо подать на информационные входы мультиплексора для реализации булевой функции f = ABC +
+AC:
0 1
7 1
2
MS
f
M
4 8
A
B
C
6) Представить в десятичной системе счисления число C, формируемое на выходе комбинационной схемы, если A = 129 10
, B = 150 10
:
1 1
8 8
8 8
8
SM
S
A
B
B
A
C
7) Определить функцию сравнения цифрового компаратора, выполненного на двоичном сумматоре) Записать выражение булевой функции, реализуемой схемой
62 Глава 4. Цифровые микроэлектронные устройства комбинационного типа 2
4
DC
0 1
2 3
4 7
6 5
1
x
2
x
3
x
&
y
9) Записать выражения булевых функций, реализуемых на выходах S и P
∶
1 1
1
&
&
&
S
P
A
B
10) Записать выражения булевых функций для матрицы дизъюнкций:
1
p
2
p
3
p
4
p
2
y
4
p
+E
1
y
2
y
Глава ЦИФРОВЫЕ МИКРОЭЛЕКТРОННЫЕ
УСТРОЙСТВА
ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА Основные положения
Цифровое устройство называется последовательностным, если его выходные сигналы y
1
, y
2
, . . ., зависят не только от комбинации текущих значений входных сигналов x
1
, x
2
, . . ., x
n
, но и от последовательности значений сигналов, поступивших на входы в предшествующие моменты времени. Для фиксации последовательности поступления входных сигналов последовательностное цифровое устройство
(ПЦУ) обязательно содержит элементы памяти. ПЦУ называют также цифровыми автоматами, конечными автоматами или автоматами с памятью Обобщенная структура ПЦУ представлена на рис. Она содержит комбинационное цифровое устройство (КЦУ) и запоминающее устройство (ЗУ), содержащее совокупность простейших элементов памяти ЭП
1
,
ЭП
2
, . . .,ЭП
k
, на которые воздействуют сигналы u
1
, u
2
, . . ., u
k
. Под воздействием сигнала u
i
(i = 1, k) элемент ЭП
i
может перейти водно из двух состояний 0 или. Состояние элемента ЭП
i
отображается сигналом z
i
(i = 1, k). Упорядоченная совокупность сигналов z
1
, z
2
, . . ., отображает состояние всего ПЦУ. Общее число состояний ПЦУ, содержащего k простейших элементов памяти, равно 2
k
. Функционирование комбинационного цифрового устройства, входящего в состав ПЦУ,
определяется системами булевых функций, которые в матричной записи имеют вид F (X , Z) , U = H(X , где X =
[x
1
, x
2
, . . ., x
n
]
T
— вектор входных переменных Y =
[y
1
, y
2
, . . ., y
m
]
T
— вектор выходных переменных Z =
[z
1
, z
2
, . . ., z
k
]
T
— вектор состояния U =
[u
1
, u
2
, . . ., вектор воздействий на элементы памяти F
(X,Z) = [f
1
(x
1
, . . ., x
n
, z
1
, . . ., z
k
),...,f
m
(x
1
, . . .
УСТРОЙСТВА
ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА Основные положения
Цифровое устройство называется последовательностным, если его выходные сигналы y
1
, y
2
, . . ., зависят не только от комбинации текущих значений входных сигналов x
1
, x
2
, . . ., x
n
, но и от последовательности значений сигналов, поступивших на входы в предшествующие моменты времени. Для фиксации последовательности поступления входных сигналов последовательностное цифровое устройство
(ПЦУ) обязательно содержит элементы памяти. ПЦУ называют также цифровыми автоматами, конечными автоматами или автоматами с памятью Обобщенная структура ПЦУ представлена на рис. Она содержит комбинационное цифровое устройство (КЦУ) и запоминающее устройство (ЗУ), содержащее совокупность простейших элементов памяти ЭП
1
,
ЭП
2
, . . .,ЭП
k
, на которые воздействуют сигналы u
1
, u
2
, . . ., u
k
. Под воздействием сигнала u
i
(i = 1, k) элемент ЭП
i
может перейти водно из двух состояний 0 или. Состояние элемента ЭП
i
отображается сигналом z
i
(i = 1, k). Упорядоченная совокупность сигналов z
1
, z
2
, . . ., отображает состояние всего ПЦУ. Общее число состояний ПЦУ, содержащего k простейших элементов памяти, равно 2
k
. Функционирование комбинационного цифрового устройства, входящего в состав ПЦУ,
определяется системами булевых функций, которые в матричной записи имеют вид F (X , Z) , U = H(X , где X =
[x
1
, x
2
, . . ., x
n
]
T
— вектор входных переменных Y =
[y
1
, y
2
, . . ., y
m
]
T
— вектор выходных переменных Z =
[z
1
, z
2
, . . ., z
k
]
T
— вектор состояния U =
[u
1
, u
2
, . . ., вектор воздействий на элементы памяти F
(X,Z) = [f
1
(x
1
, . . ., x
n
, z
1
, . . ., z
k
),...,f
m
(x
1
, . . .
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа. . ., x
n
, z
1
, . . ., z
k
)]
T
, H
(X,Z) = [h
1
(x
1
, . . ., x
n
, z
1
, . . ., z
k
),...,h
k
(x
1
, . . ., x
n
, z
1
, . . ., z
k
)]
T
— булевы вектор-функции.
1
y
2
y
m
y
1
x
2
x
n
x
1
z
2
z
k
z
1
u
2
u
k
u
1
z
2
z
k
z
КЦУ
ЭП
1
ЭП
2
ЭП
k
Рис. 5.1 – Обобщенная структура последовательностного цифрового устройства
ПЦУ работает под воздействием входных сигналов X
(t), поступающих в дискретные моменты времени t
0
, t
1
, . . ., t
i
, . . . В момент времени t
0
ПЦУ находится в начальном состоянии, когда Z
(t) = принимает некоторое начальное значение Z
(t
0
) = [z
1
(t
0
),z
2
(t
0
),...,z
k
(t
0
)]
T
. При поступлении в моменты времени сигналов X
(t
i
) в ПЦУ формируются выходные сигналы Y(t
i
) и сигналы,
воздействующие на элементы памяти U(t
i
). В результате ПЦУ переходит в некоторое новое состояние Z(t
i
), и тем самым фиксируется воздействие на него входных сигналов X (t
i
) в момент времени В синхронных ПЦУ моменты поступления входной информации задаются специальным генератором, который вырабатывает тактовые (синхронизирующие) сигналы через равные промежутки времени (тактовые интервалы) T = t
i+1
− t
i
= В асинхронных ПЦУ генератор тактовых импульсов отсутствует, моменты перехода из одного состояния в другое заранее не определены, а зависят от определенных событий. В таких ПЦУ интервалы дискретности в общем случае являются переменными T
i
= t
i+1
− t
i
= Совокупность правил, определяющих последовательность смены состояний и последовательность выработки выходных сигналов в зависимости от последовательности входных сигналов, называют законом функционирования ПЦУ.
Основой анализа и синтеза ПЦУ является общая теория конечных автоматов Триггеры Триггеры
Триггером называют устройство, которое может находиться
в одном из двух устойчивых состояний и переходить из одного
состояния в другое под воздействием входных сигналов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Для удобства использования триггеры имеют два выхода прямой Q от англ — выходи инверсный Q. Поскольку сигналы на выходах Q и Q должны быть противоположными (комплементарными, состояние триггера определено, если задано значение одного из выходных сигналов (чаще всего на прямом выходе Состояние Q = 1, Q = 0 называется единичным, а Q = 0, Q = 1 — нулевым. При некоторых комбинациях входных сигналов, называемых запрещенными комбинациями, могут появиться состояния Q = Q = 1 или Q = Q = 0, которые являются неопределенными, поскольку выходные сигналы не являются комплементарными.
Входы триггера делятся на информационные и вспомогательные (управляющие. Сигналы, поступающие на информационные входы, управляют состоянием триггера. Сигналы на вспомогательных входах используются для предварительной установки триггера в требуемое состояние и синхронизации. Вспомогательные входы могут использовать ив качестве информационных. Число входов триггера зависит от его структуры и назначения. Информационные входы триггера принято обозначать буквами S от англ. Set — установка, R от англ. Reset — сброс, J от англ. Jerk — внезапное включение, K от англ. Kill — внезапное отключение, D от англ. Delay — задержка, T от англ. Toggle — релаксатора управляющие входы буквами C от англ. Clock — синхронизация, тактирование) и V от англ. Valve клапан, вентиль).
Триггеры можно классифицировать по способу приема информации, принципу построения, функциональным возможностям.
По способу приема информации триггеры подразделяются на асинхронные и синхронные.
Асинхронные триггеры воспринимают информационные сигналы и реагируют на них в момент появления на входах триггера. Синхронные триггеры реагируют на информационные сигналы при наличии разрешающего сигнала на специальном управляющем входе C, называемом входом синхронизации (тактовым входом).
Синхронные триггеры подразделяются на триггеры со статическими динамическим управлением по входу Триггеры со статическим управлением воспринимают информационные сигналы при подаче на вход синхронизации сигнала логической 1 (если вход син-
устройства последовательностного типа. . ., x
n
, z
1
, . . ., z
k
)]
T
, H
(X,Z) = [h
1
(x
1
, . . ., x
n
, z
1
, . . ., z
k
),...,h
k
(x
1
, . . ., x
n
, z
1
, . . ., z
k
)]
T
— булевы вектор-функции.
1
y
2
y
m
y
1
x
2
x
n
x
1
z
2
z
k
z
1
u
2
u
k
u
1
z
2
z
k
z
КЦУ
ЭП
1
ЭП
2
ЭП
k
Рис. 5.1 – Обобщенная структура последовательностного цифрового устройства
ПЦУ работает под воздействием входных сигналов X
(t), поступающих в дискретные моменты времени t
0
, t
1
, . . ., t
i
, . . . В момент времени t
0
ПЦУ находится в начальном состоянии, когда Z
(t) = принимает некоторое начальное значение Z
(t
0
) = [z
1
(t
0
),z
2
(t
0
),...,z
k
(t
0
)]
T
. При поступлении в моменты времени сигналов X
(t
i
) в ПЦУ формируются выходные сигналы Y(t
i
) и сигналы,
воздействующие на элементы памяти U(t
i
). В результате ПЦУ переходит в некоторое новое состояние Z(t
i
), и тем самым фиксируется воздействие на него входных сигналов X (t
i
) в момент времени В синхронных ПЦУ моменты поступления входной информации задаются специальным генератором, который вырабатывает тактовые (синхронизирующие) сигналы через равные промежутки времени (тактовые интервалы) T = t
i+1
− t
i
= В асинхронных ПЦУ генератор тактовых импульсов отсутствует, моменты перехода из одного состояния в другое заранее не определены, а зависят от определенных событий. В таких ПЦУ интервалы дискретности в общем случае являются переменными T
i
= t
i+1
− t
i
= Совокупность правил, определяющих последовательность смены состояний и последовательность выработки выходных сигналов в зависимости от последовательности входных сигналов, называют законом функционирования ПЦУ.
Основой анализа и синтеза ПЦУ является общая теория конечных автоматов Триггеры Триггеры
Триггером называют устройство, которое может находиться
в одном из двух устойчивых состояний и переходить из одного
состояния в другое под воздействием входных сигналов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Для удобства использования триггеры имеют два выхода прямой Q от англ — выходи инверсный Q. Поскольку сигналы на выходах Q и Q должны быть противоположными (комплементарными, состояние триггера определено, если задано значение одного из выходных сигналов (чаще всего на прямом выходе Состояние Q = 1, Q = 0 называется единичным, а Q = 0, Q = 1 — нулевым. При некоторых комбинациях входных сигналов, называемых запрещенными комбинациями, могут появиться состояния Q = Q = 1 или Q = Q = 0, которые являются неопределенными, поскольку выходные сигналы не являются комплементарными.
Входы триггера делятся на информационные и вспомогательные (управляющие. Сигналы, поступающие на информационные входы, управляют состоянием триггера. Сигналы на вспомогательных входах используются для предварительной установки триггера в требуемое состояние и синхронизации. Вспомогательные входы могут использовать ив качестве информационных. Число входов триггера зависит от его структуры и назначения. Информационные входы триггера принято обозначать буквами S от англ. Set — установка, R от англ. Reset — сброс, J от англ. Jerk — внезапное включение, K от англ. Kill — внезапное отключение, D от англ. Delay — задержка, T от англ. Toggle — релаксатора управляющие входы буквами C от англ. Clock — синхронизация, тактирование) и V от англ. Valve клапан, вентиль).
Триггеры можно классифицировать по способу приема информации, принципу построения, функциональным возможностям.
По способу приема информации триггеры подразделяются на асинхронные и синхронные.
Асинхронные триггеры воспринимают информационные сигналы и реагируют на них в момент появления на входах триггера. Синхронные триггеры реагируют на информационные сигналы при наличии разрешающего сигнала на специальном управляющем входе C, называемом входом синхронизации (тактовым входом).
Синхронные триггеры подразделяются на триггеры со статическими динамическим управлением по входу Триггеры со статическим управлением воспринимают информационные сигналы при подаче на вход синхронизации сигнала логической 1 (если вход син-
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
хронизации прямой) или сигнала логического нуля (если вход синхронизации инверсный. Триггеры с динамическим управлением воспринимают информационные сигналы при изменении сигнала на входе синхронизации с уровня логического до уровня логической 1 (если динамический вход синхронизации прямой) или с уровня логической 1 до уровня логического 0 (если динамический вход синхронизации инверсный).
По принципу построения триггеры со статическим управлением можно разделить на одноступенчатые триггеры и двухступенчатые триггеры. Одноступенчатые триггеры характеризуются наличием одной ступени запоминания информации. В двухступенчатых триггерах имеются две ступени запоминания информации:
вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе.
По функциональным возможностям различаются триггер с раздельной установкой состояний 0 и 1 (триггер триггер с приемом информации по одному входу D триггер или триггер
задержки);
• триггер со счетным входом Т (Т-триггер);
• универсальный триггер с информационными входами J и K (JK-триггер).
Обобщенная запись характеристического уравнения триггера имеет вид Q
(t +
+ 1
) = Состояние Q(t
+1), в которое триггер переходит из состояния Q(t) под действием входных сигналов X (t), принимает значения + 1) ∈ {0,1,Q(t),Q(t),×} обозначающие следующее [6]:
• Q
(t + 1) = 0 — триггер находится в нулевом состоянии независимо от изменения сигналов на его входах Q
(t + 1) = 1 — триггер находится в единичном состоянии независимо от изменения сигналов на его входах Q
(t+1) = Q(t) — состояние триггера не изменяется при изменении входных сигналов Q
(t + 1) = Q(t) — состояние триггера изменяется на противоположное при изменении входных сигналов Q
(t + 1) = × — состояние триггера является неопределенным.
Поскольку число вероятных вариантов смены состояния триггера равно 5, число теоретически возможных типов триггеров с n информационными входами будет равно 5 2
n
. Теоретическое число триггеров с одним информационным входом (n = составляет 5 2
1
= 25, однако технически реализованных — только 2. Число триггеров с двумя информационными входами (n = 2) теоретически равно 5 2
2
= 625, однако технически синтезированы только 8 их типов Асинхронный триггер с прямыми входами имеет два информационных входа и R, используемых для установки триггера в единичное и нулевое состояния
5.2 Триггеры
67
соответственно. Закон функционирования триггера с прямыми входами определяется таблицей переходов, представленной в табл. Таблица 5.1 – Таблица переходов триггера с прямыми входами
№
R(t)
S(t)
Q(t)
Q(t+1)
Режим
0 0
0 Хранение 0
0 1
1 2
0 1
0 Установка в единичное состояние 0
1 1
1 4
1 0
0 Установка в нулевое состояние 1
0 1
0 6
1 Неопределенное состояние 1
1 Как следует из таблицы, при комбинации сигналов S
(t) = 1, R(t) = 0 триггер переходит в единичное состояние (Q
(t + 1) = 1) независимо от предыдущего состояния. При комбинации сигналов S(t) = 0, R(t) = 1 триггер устанавливается в нулевое состояние (Q
(t + 1) = 0) независимо от предыдущего состояния Комбинация сигналов S
(t) = 0, R(t) = 0 не изменяет состояние триггера, то есть + 1) = Q(t). Комбинация сигналов S(t) = 1, R(t) = 1 является запрещенной, так как при этой комбинации состояние триггера становится неопределенным.
RS-триггер с прямыми входами может быть реализован на двух двухвходовых логических элементах ИЛИ-НЕ, соединенных перекрестно (рис. 5.2).
а
б
1 Рис. 5.2 – Логическая структура (аи условное графическое обозначение (б)
асинхронного триггера с прямыми входами
Для асинхронного триггера с инверсными входами активным уровнем входных сигналов является уровень логического нуля, а пассивным — уровень логической единицы.
Следовательно, закон функционирования триггера с инверсными входами определяется таблицей переходов, представленной в табл. 5.2.
5.2 Триггеры
69
Таблица 5.3 – Таблица переходов синхронного триггера с прямыми информационными входами и прямым входом синхронизации
№
С
R(t)
S(t)
Q(t)
Q(t+1)
Режим
0 0
0 0
0 Хранения 0
0 0
1 1
2 0
0 1
0 0
3 0
0 1
1 1
4 0
1 0
0 0
5 0
1 0
1 1
6 0
1 1
0 0
7 0
1 1
1 1
8 1
0 0
0 0
9 1
0 0
1 1
10 1
0 1
0 Установка в единичное состояние 1
0 1
1 1
12 1
1 0
0 Установка в нулевое состояние 1
1 0
1 0
14 1
1 Неопределенное состояние 1
1 При комбинации сигналов S(t) = 1, R(t) = 0, C = 1 триггер переходит веди- ничное состояние (Q
(t + 1) = 1) независимо от предыдущего состояния Q(t). При комбинации сигналов S(t) = 0, R(t) = 1, C = 1 триггер устанавливается в нулевое состояние (Q(t
+ 1) = 0) независимо от предыдущего состояния Q(t). Комбинация сигналов S(t) = 1, R(t) = 1, C = 1 является запрещенной. При C = 0 триггер не изменяет состояния независимо от значений сигналов на информационных входах, то есть Q(t
+ 1) = Синхронный триггер с прямыми входами может быть реализован на четырех двухвходовых логических элементах И-НЕ:
а
б
&
&
&
&
C
S
R
Q
Q
R
S
T
C
Q
Q
Рис. 5.4 – Логическая структура (аи условное графическое обозначение (б)
синхронного триггера с прямыми информационными входами и статическим управлением
устройства последовательностного типа
хронизации прямой) или сигнала логического нуля (если вход синхронизации инверсный. Триггеры с динамическим управлением воспринимают информационные сигналы при изменении сигнала на входе синхронизации с уровня логического до уровня логической 1 (если динамический вход синхронизации прямой) или с уровня логической 1 до уровня логического 0 (если динамический вход синхронизации инверсный).
По принципу построения триггеры со статическим управлением можно разделить на одноступенчатые триггеры и двухступенчатые триггеры. Одноступенчатые триггеры характеризуются наличием одной ступени запоминания информации. В двухступенчатых триггерах имеются две ступени запоминания информации:
вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе.
По функциональным возможностям различаются триггер с раздельной установкой состояний 0 и 1 (триггер триггер с приемом информации по одному входу D триггер или триггер
задержки);
• триггер со счетным входом Т (Т-триггер);
• универсальный триггер с информационными входами J и K (JK-триггер).
Обобщенная запись характеристического уравнения триггера имеет вид Q
(t +
+ 1
) = Состояние Q(t
+1), в которое триггер переходит из состояния Q(t) под действием входных сигналов X (t), принимает значения + 1) ∈ {0,1,Q(t),Q(t),×} обозначающие следующее [6]:
• Q
(t + 1) = 0 — триггер находится в нулевом состоянии независимо от изменения сигналов на его входах Q
(t + 1) = 1 — триггер находится в единичном состоянии независимо от изменения сигналов на его входах Q
(t+1) = Q(t) — состояние триггера не изменяется при изменении входных сигналов Q
(t + 1) = Q(t) — состояние триггера изменяется на противоположное при изменении входных сигналов Q
(t + 1) = × — состояние триггера является неопределенным.
Поскольку число вероятных вариантов смены состояния триггера равно 5, число теоретически возможных типов триггеров с n информационными входами будет равно 5 2
n
. Теоретическое число триггеров с одним информационным входом (n = составляет 5 2
1
= 25, однако технически реализованных — только 2. Число триггеров с двумя информационными входами (n = 2) теоретически равно 5 2
2
= 625, однако технически синтезированы только 8 их типов Асинхронный триггер с прямыми входами имеет два информационных входа и R, используемых для установки триггера в единичное и нулевое состояния
5.2 Триггеры
67
соответственно. Закон функционирования триггера с прямыми входами определяется таблицей переходов, представленной в табл. Таблица 5.1 – Таблица переходов триггера с прямыми входами
№
R(t)
S(t)
Q(t)
Q(t+1)
Режим
0 0
0 Хранение 0
0 1
1 2
0 1
0 Установка в единичное состояние 0
1 1
1 4
1 0
0 Установка в нулевое состояние 1
0 1
0 6
1 Неопределенное состояние 1
1 Как следует из таблицы, при комбинации сигналов S
(t) = 1, R(t) = 0 триггер переходит в единичное состояние (Q
(t + 1) = 1) независимо от предыдущего состояния. При комбинации сигналов S(t) = 0, R(t) = 1 триггер устанавливается в нулевое состояние (Q
(t + 1) = 0) независимо от предыдущего состояния Комбинация сигналов S
(t) = 0, R(t) = 0 не изменяет состояние триггера, то есть + 1) = Q(t). Комбинация сигналов S(t) = 1, R(t) = 1 является запрещенной, так как при этой комбинации состояние триггера становится неопределенным.
RS-триггер с прямыми входами может быть реализован на двух двухвходовых логических элементах ИЛИ-НЕ, соединенных перекрестно (рис. 5.2).
а
б
1 Рис. 5.2 – Логическая структура (аи условное графическое обозначение (б)
асинхронного триггера с прямыми входами
Для асинхронного триггера с инверсными входами активным уровнем входных сигналов является уровень логического нуля, а пассивным — уровень логической единицы.
Следовательно, закон функционирования триггера с инверсными входами определяется таблицей переходов, представленной в табл. 5.2.
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
Таблица 5.2 – Таблица переходов триггера с инверсными входами
№
R(t)
S(t)
Q(t)
Q(t+1)
Режим
0 0
0 Неопределенное состояние 0
0 1
×
2 0
1 Установка в нулевое состояние 0
1 1
0 4
1 0
0 Установка в единичное состояние 1
0 1
1 6
1 1
0 Хранение 1
1 Из таблицы следует при комбинации сигналов S
(t) = 0, R(t) = 1 триггер переходит в единичное состояние (Q
(t + 1) = 1) независимо от предыдущего состояния при комбинации сигналов S(t) = 1, R(t) = 0 триггер устанавливается в нулевое состояние (Q
(t + 1) = 0) независимо от предыдущего состояния комбинация сигналов S
(t) = 1, R(t) = 1 не изменяет состояние триггера, то есть + 1) = Q(t); комбинация сигналов S(t) = 0, R(t) = 0 является запрещенной.
RS-триггер с инверсными входами может быть реализован на двух двухвходо- вых логических элементах И-НЕ, соединенных перекрестно:
а
б
&
&
R
S
Q
Q
R
S
T
Q
Q
Рис. 5.3 – Логическая структура (аи условное графическое обозначение (б)
асинхронного триггера с инверсными входами
Синхронный триггер со статическим управлением отличается от асинхронного наличием входа синхронизации (входа, на который поступают синхронизирующие (тактовые) сигналы. Изменение состояния синхронного триггера может происходить только при наличии сигнала логической единицы на входе синхронизации (если вход синхронизации прямой. Если жена входе синхронизации присутствует сигнал логического нуля, триггер находится в режиме хранения. Таким образом, таблица переходов синхронного триггера с прямыми информационными входами и прямым входом синхронизации имеет вид, представленный в таблице 5.3.
устройства последовательностного типа
Таблица 5.2 – Таблица переходов триггера с инверсными входами
№
R(t)
S(t)
Q(t)
Q(t+1)
Режим
0 0
0 Неопределенное состояние 0
0 1
×
2 0
1 Установка в нулевое состояние 0
1 1
0 4
1 0
0 Установка в единичное состояние 1
0 1
1 6
1 1
0 Хранение 1
1 Из таблицы следует при комбинации сигналов S
(t) = 0, R(t) = 1 триггер переходит в единичное состояние (Q
(t + 1) = 1) независимо от предыдущего состояния при комбинации сигналов S(t) = 1, R(t) = 0 триггер устанавливается в нулевое состояние (Q
(t + 1) = 0) независимо от предыдущего состояния комбинация сигналов S
(t) = 1, R(t) = 1 не изменяет состояние триггера, то есть + 1) = Q(t); комбинация сигналов S(t) = 0, R(t) = 0 является запрещенной.
RS-триггер с инверсными входами может быть реализован на двух двухвходо- вых логических элементах И-НЕ, соединенных перекрестно:
а
б
&
&
R
S
Q
Q
R
S
T
Q
Q
Рис. 5.3 – Логическая структура (аи условное графическое обозначение (б)
асинхронного триггера с инверсными входами
Синхронный триггер со статическим управлением отличается от асинхронного наличием входа синхронизации (входа, на который поступают синхронизирующие (тактовые) сигналы. Изменение состояния синхронного триггера может происходить только при наличии сигнала логической единицы на входе синхронизации (если вход синхронизации прямой. Если жена входе синхронизации присутствует сигнал логического нуля, триггер находится в режиме хранения. Таким образом, таблица переходов синхронного триггера с прямыми информационными входами и прямым входом синхронизации имеет вид, представленный в таблице 5.3.
5.2 Триггеры
69
Таблица 5.3 – Таблица переходов синхронного триггера с прямыми информационными входами и прямым входом синхронизации
№
С
R(t)
S(t)
Q(t)
Q(t+1)
Режим
0 0
0 0
0 Хранения 0
0 0
1 1
2 0
0 1
0 0
3 0
0 1
1 1
4 0
1 0
0 0
5 0
1 0
1 1
6 0
1 1
0 0
7 0
1 1
1 1
8 1
0 0
0 0
9 1
0 0
1 1
10 1
0 1
0 Установка в единичное состояние 1
0 1
1 1
12 1
1 0
0 Установка в нулевое состояние 1
1 0
1 0
14 1
1 Неопределенное состояние 1
1 При комбинации сигналов S(t) = 1, R(t) = 0, C = 1 триггер переходит веди- ничное состояние (Q
(t + 1) = 1) независимо от предыдущего состояния Q(t). При комбинации сигналов S(t) = 0, R(t) = 1, C = 1 триггер устанавливается в нулевое состояние (Q(t
+ 1) = 0) независимо от предыдущего состояния Q(t). Комбинация сигналов S(t) = 1, R(t) = 1, C = 1 является запрещенной. При C = 0 триггер не изменяет состояния независимо от значений сигналов на информационных входах, то есть Q(t
+ 1) = Синхронный триггер с прямыми входами может быть реализован на четырех двухвходовых логических элементах И-НЕ:
а
б
&
&
&
&
C
S
R
Q
Q
R
S
T
C
Q
Q
Рис. 5.4 – Логическая структура (аи условное графическое обозначение (б)
синхронного триггера с прямыми информационными входами и статическим управлением
Глава 5. Цифровые микроэлектронные
1 2 3 4 5 6 7 8 9 10 ... 18
устройства последовательностного типа
Синхронный триггер, или триггер задержки, имеет один информационный вход (входи вход синхронизации (вход. Основное назначение триггера задержка сигнала, поданного на вход D: под действием сигнала синхронизации = 1) информация, поступающая на вход D, принимается в триггер, но появляется на выходе Q с задержкой на один такт. Если на входе синхронизации присутствует сигнал логического нуля (C = 0), то триггер находится в режиме хранения.
Закон функционирования триггера определяется таблицей переходов, представленной в табл. Таблица 5.4 – Таблица переходов D-триггера
№
С
D(t)
Q(t)
Q(t+1)
Режим
0 0
0 Хранение 0
0 1
1 2
0 1
0 0
3 0
1 1
1 4
1 0
0 Запись информации D
5 1
0 1
0 6
1 1
0 1
7 1
1 Можно считать, что триггер соответствует триггеру, работающему только в режимах установки в единичное (S = 1, R = 0, когда D = 1) или в нулевое (S = 0,
R
= 1, когда D = 0) состояния. Это позволяет реализовать синхронный триггер на базе синхронного триггера (рис. 5.5, a). Условное графическое обозначение синхронного триггера представлено на рис. 5.5, б.
а
б
R
S
T
C
1
D
C
T
D
C
Q
Q
Q
Q
Рис. 5.5 – Синхронный триггера функциональная схема б — условное графическое обозначение
Синхронные RS- и триггеры с динамическим управлением являются двухступенчатыми структурами, каждая из ступеней которых представляет собой синхронный триггер со статическим управлением.
На рис. 5.6, a представлен пример реализации синхронного триггера с управлением по фронту сигнала синхронизации. При C = 0 триггер первой ступени устанавливается в состояние, определяемое таблицей переходов (табл. 5.3), а триггер второй ступени работает в режиме хранения. Когда C = 1, триггер первой ступени переходит в режим хранения, а сигналы сего выходов обеспечивают установку триггера второй ступени в тоже состояние, что ив первой ступени. Таким образом, сигналы на выходе синхронного триггера с динамическим управлением
5.2 Триггеры
71
формируются при переходе сигнала синхронизации со значения логического нуля до значения логической единицы.
а
б
R
S
T
C
Q
Q
1
C
R
S
T
C
S
R
R
S
T
C
Q
Q
Рис. 5.6 – Синхронный триггер с управлением по фронту сигнала синхронизации а — функциональная схема б — условное графическое обозначение
На рис. 5.7, a приведен пример реализации синхронного триггера с управлением по срезу сигнала синхронизации. При C = 1 происходит запись информации в триггер первой ступени, а триггер второй ступени работает в режиме хранения. Когда C = 0, триггер переходит в режим хранения, а сигналы сего выходов обеспечивают установку триггера в такое же состояние, в котором находится триггер. Таким образом, входная информация формируется на выходе синхронного триггера с динамическим управлением при переходе сигнала синхронизации со значения логической единицы до значения логического нуля.
а
б
C
D
T
C
Q
Q
1
R
S
T
C
D
T
D
C
Q
Q
Рис. 5.7 – Синхронный триггер с управлением по срезу сигнала синхронизации:
а — функциональная схема б — условное графическое обозначение
Следует отметить, что на рис. 5.7 триггер второй ступени может быть заменен синхронным триггером со статическим управлением.
Универсальный триггер обладает наиболее широкими функциональными возможностями. Триггер имеет два информационных входа J и K, используемых для управления режимом работы, а также динамический вход синхронизации Закон функционирования триггера с управлением по фронту сигнала синхронизации определяется таблицей переходов, представленной в табл. 5.5.
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
Таблица 5.5 – Таблица переходов триггера с управлением по фронту сигнала синхронизации
С
J
K
Q(t+1)
Режим
0
× Хранения ×
Q(t)
0 0
Q(t)
0 Установка в нулевое состояние Установка в единичное состояние Переключение в противоположное состояние
JK-триггер может быть реализован на основе синхронного триггера с динамическим управлением (рис. 5.8, a).
R
S
T
C
Q
Q
&
&
J
K
C
K
J
T
C
Q
Q
а
б
Рис. 5.8 – Универсальный триггер с управлением по фронту сигнала синхронизации а — функциональная схема б — условное графическое обозначение
Счетный триггер (Т-триггер) рис. 5.9, a) содержит только один вход, называемый счетным (тактовым) входом (входом, на который подаются импульсы синхронизации (тактовые импульсы).
а
б
в
R
S
T
C
Q
Q
T
T
T
Q
Q
T
D
C
T
Q
Q
Рис. 5.9 – Счетный триггер с управлением по фронту сигнала синхронизации:
а — условное графическое обозначение б — реализация на основе синхронного
RS-триггера с динамическим управлением в — реализация на основе триггера с динамическим управлением
Закон функционирования счетного триггера заключается в изменении состояния триггера на противоположное по фронту или по срезу каждого тактового
5.3 Регистры
73
импульса. Счетный триггер может быть построен на базе синхронных триггера и триггера с динамическим управлением (рис. 5.9, б ирис, в соответственно).
Для расширения функциональных возможностей интегральные микросхемы триггеров могут содержать вспомогательные входы,
предназначенные для предварительной установки триггеров веди- ничное или нулевое состояния.
Такие входы являются асинхронными и обладают приоритетом по отношению к информационными тактовым входам. Например, на рис. 5.10 представлены условно-графические обозначения микросхем К555ТМ2 (два триггера с управлением по фронту импульсов синхронизации) и К555ТВ9 (два универсальных JK- триггера с управлением по срезу импульсов синхронизации, которые содержат инверсные входы предварительной установки триггеров в единичное и нулевое состояния 2
1 3
4 5
6
S
R
J
K
C
Q
T
14 12 13 11 10 9
7
S
C
D
R
Q
T
5 6
1 2
3 4
S
C
D
R
Q
T
9 8
13 12 11 10
К555ТМ2
К555ТВ9
Рис. 5.10 – Условные графические обозначения микросхем триггеров Регистры
Регистр — последовательностное цифровое устройство, предназначенное для хранения и преобразования многоразрядных двоичных чисел (слов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Регистр представляет собой совокупность триггеров, число которых соответствует числу разрядов хранимого двоичного слова, и вспомогательных комбинационных схем, обеспечивающих реализацию определенных преобразований двоичной информации [2].
5.3 Регистры
75
мы, обеспечивающей при необходимости взаимодействие двух соседних разрядов.
При этом сложное описание комбинационной схемы регистра в виде системы булевых функций от n переменных заменяется повторяющимся n раз набором булевых функций от m переменных, где m ≪ По назначению регистры подразделяются на регистры памяти
ирегистры сдвига.
Регистры памяти предназначены для хранения цифровой информации небольшого объема. Регистры памяти представляют собой наборы синхронных триггеров с независимыми информационными и объединенными в общую шину синхронизации тактовыми входами. Каждый из триггеров обеспечивает хранение одного разряда двоичного числа. В качестве элементов памяти регистра в основном используются синхронные триггеры (рис. установка нуля"
синхронизация
n
y
1
-
n
y
n
y
Рис. 5.11 – Функциональная схема разрядного регистра памяти
По способу записи и считывания информации регистры памяти относятся к параллельным регистрам. Запись информации в регистр обеспечивается подачей тактовых импульсов на шину синхронизации. С приходом очередного тактового импульса происходит обновление записанной информации. Считывание информации
5.3 Регистры
77
Допустим, что в регистр последовательно вводится, начиная с младшего разряда, двоичный код 1011. Предварительный сброс регистра производится подачей сигнала логической единицы на вход Сброс (все триггеры устанавливаются в нулевое состояние. С первым тактовым импульсом в триггер DD1 записывается единица младшего разряда входного слова. Со следующим тактовым импульсом эта единица будет сдвинута в триггера в триггер DD1 одновременно поступит единица следующего разряда входного слова. Аналогично происходит дальнейший сдвиг информации в триггеры DD3 и DD4. После четырех тактовых импульсов код на выходах DO1
− DO4 соответствует входному коду и может быть параллельно считан внешним устройством. Таким образом, регистр преобразует последовательный код в параллельный код.
Последовательное считывание информации из регистра осуществляется с выхода, начиная с пятого тактового импульса.
"С
брос"
С
DI
DO1
DO2
DO3
DO4
t
t
t
t
t
t
произвольная информация
1
1
1
0
1
1
1
0
1
1
1
0
1
1
1
0
1
1
1
0
t
Рис. 5.13 – Временные диаграммы регистра сдвига вправо
устройства последовательностного типа
Таблица 5.5 – Таблица переходов триггера с управлением по фронту сигнала синхронизации
С
J
K
Q(t+1)
Режим
0
× Хранения ×
Q(t)
0 0
Q(t)
0 Установка в нулевое состояние Установка в единичное состояние Переключение в противоположное состояние
JK-триггер может быть реализован на основе синхронного триггера с динамическим управлением (рис. 5.8, a).
R
S
T
C
Q
Q
&
&
J
K
C
K
J
T
C
Q
Q
а
б
Рис. 5.8 – Универсальный триггер с управлением по фронту сигнала синхронизации а — функциональная схема б — условное графическое обозначение
Счетный триггер (Т-триггер) рис. 5.9, a) содержит только один вход, называемый счетным (тактовым) входом (входом, на который подаются импульсы синхронизации (тактовые импульсы).
а
б
в
R
S
T
C
Q
Q
T
T
T
Q
Q
T
D
C
T
Q
Q
Рис. 5.9 – Счетный триггер с управлением по фронту сигнала синхронизации:
а — условное графическое обозначение б — реализация на основе синхронного
RS-триггера с динамическим управлением в — реализация на основе триггера с динамическим управлением
Закон функционирования счетного триггера заключается в изменении состояния триггера на противоположное по фронту или по срезу каждого тактового
5.3 Регистры
73
импульса. Счетный триггер может быть построен на базе синхронных триггера и триггера с динамическим управлением (рис. 5.9, б ирис, в соответственно).
Для расширения функциональных возможностей интегральные микросхемы триггеров могут содержать вспомогательные входы,
предназначенные для предварительной установки триггеров веди- ничное или нулевое состояния.
Такие входы являются асинхронными и обладают приоритетом по отношению к информационными тактовым входам. Например, на рис. 5.10 представлены условно-графические обозначения микросхем К555ТМ2 (два триггера с управлением по фронту импульсов синхронизации) и К555ТВ9 (два универсальных JK- триггера с управлением по срезу импульсов синхронизации, которые содержат инверсные входы предварительной установки триггеров в единичное и нулевое состояния 2
1 3
4 5
6
S
R
J
K
C
Q
T
14 12 13 11 10 9
7
S
C
D
R
Q
T
5 6
1 2
3 4
S
C
D
R
Q
T
9 8
13 12 11 10
К555ТМ2
К555ТВ9
Рис. 5.10 – Условные графические обозначения микросхем триггеров Регистры
Регистр — последовательностное цифровое устройство, предназначенное для хранения и преобразования многоразрядных двоичных чисел (слов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Регистр представляет собой совокупность триггеров, число которых соответствует числу разрядов хранимого двоичного слова, и вспомогательных комбинационных схем, обеспечивающих реализацию определенных преобразований двоичной информации [2].
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
Состояние разрядного регистра определяется состояниями n триггеров и отображается разрядным двоичным словом Y = y
n
. . .y
1
. Для сокращения записи состояния регистра помимо двоичной системы счисления можно использовать восьмеричную и шестнадцатеричную формы представления двоичных чисел. При этом к разрядам регистра неприменимо понятие весовой коэффициент, поскольку весовая зависимость между отдельными разрядами целиком определяется записанной в регистр информацией. По этой причинена условных графических обозначениях регистров нумерация меток информационных входов и выходов идет подряд.
В регистре могут выполняться следующие операции запись информации — занесение новой информации в регистр для записи на вход регистра подается разрядное двоичное слово X = x
n
. . .x
1
;
— считывание информации — вывод информации из регистра для передачи в другие узлы цифровой аппаратуры установка в начальное состояние («брос») — установка всех триггеров регистра в одинаковое (чаще нулевое) состояние с помощью одного управляющего сигнала сдвиг слова влево или вправо на заданное число разрядов преобразование последовательного кода слова в параллельный код и обратно поразрядные логические операции.
Запись и считывание информации могут выполняться параллельно или последовательно. При параллельной записи (считывании) все разряды записываемого
(считываемого) слова фиксируются на триггерах (считываются с триггеров) одновременно. При последовательной записи (считывании) слово записывается (считывается) последовательно во времени, разряд за разрядом.
В зависимости от способа записи и считывания информации различаются следующие типы регистров параллельные — и запись, и считывание выполняются параллельно последовательные — и запись, и считывание осуществляются последовательно параллельно-последовательные — запись производится параллельно, а считывание последовательно последовательно-параллельные — запись производится последовательно, а считывание параллельно.
Регистры играют важную роль при построении сложных цифровых устройств,
поскольку любое цифровое устройство может быть представлено как совокупность регистров, соединенных друг с другом посредством соответствующих комбинационных цифровых схем.
Регистр состоит из однотипных элементов памяти (триггеров, которые регулярно размещены друг относительно друга. Это позволяет существенно упростить анализ и синтез регистров, поскольку дает возможность представить регистр совокупностью однотипных автоматов, соответствующих отдельным разрядам. Кроме того, упрощается синтез комбинационной цифровой схемы регистра, который сводится к синтезу многократно повторяющейся схемы для одного разряда и схе-
устройства последовательностного типа
Состояние разрядного регистра определяется состояниями n триггеров и отображается разрядным двоичным словом Y = y
n
. . .y
1
. Для сокращения записи состояния регистра помимо двоичной системы счисления можно использовать восьмеричную и шестнадцатеричную формы представления двоичных чисел. При этом к разрядам регистра неприменимо понятие весовой коэффициент, поскольку весовая зависимость между отдельными разрядами целиком определяется записанной в регистр информацией. По этой причинена условных графических обозначениях регистров нумерация меток информационных входов и выходов идет подряд.
В регистре могут выполняться следующие операции запись информации — занесение новой информации в регистр для записи на вход регистра подается разрядное двоичное слово X = x
n
. . .x
1
;
— считывание информации — вывод информации из регистра для передачи в другие узлы цифровой аппаратуры установка в начальное состояние («брос») — установка всех триггеров регистра в одинаковое (чаще нулевое) состояние с помощью одного управляющего сигнала сдвиг слова влево или вправо на заданное число разрядов преобразование последовательного кода слова в параллельный код и обратно поразрядные логические операции.
Запись и считывание информации могут выполняться параллельно или последовательно. При параллельной записи (считывании) все разряды записываемого
(считываемого) слова фиксируются на триггерах (считываются с триггеров) одновременно. При последовательной записи (считывании) слово записывается (считывается) последовательно во времени, разряд за разрядом.
В зависимости от способа записи и считывания информации различаются следующие типы регистров параллельные — и запись, и считывание выполняются параллельно последовательные — и запись, и считывание осуществляются последовательно параллельно-последовательные — запись производится параллельно, а считывание последовательно последовательно-параллельные — запись производится последовательно, а считывание параллельно.
Регистры играют важную роль при построении сложных цифровых устройств,
поскольку любое цифровое устройство может быть представлено как совокупность регистров, соединенных друг с другом посредством соответствующих комбинационных цифровых схем.
Регистр состоит из однотипных элементов памяти (триггеров, которые регулярно размещены друг относительно друга. Это позволяет существенно упростить анализ и синтез регистров, поскольку дает возможность представить регистр совокупностью однотипных автоматов, соответствующих отдельным разрядам. Кроме того, упрощается синтез комбинационной цифровой схемы регистра, который сводится к синтезу многократно повторяющейся схемы для одного разряда и схе-
5.3 Регистры
75
мы, обеспечивающей при необходимости взаимодействие двух соседних разрядов.
При этом сложное описание комбинационной схемы регистра в виде системы булевых функций от n переменных заменяется повторяющимся n раз набором булевых функций от m переменных, где m ≪ По назначению регистры подразделяются на регистры памяти
ирегистры сдвига.
Регистры памяти предназначены для хранения цифровой информации небольшого объема. Регистры памяти представляют собой наборы синхронных триггеров с независимыми информационными и объединенными в общую шину синхронизации тактовыми входами. Каждый из триггеров обеспечивает хранение одного разряда двоичного числа. В качестве элементов памяти регистра в основном используются синхронные триггеры (рис. установка нуля"
синхронизация
n
y
1
-
n
y
n
y
Рис. 5.11 – Функциональная схема разрядного регистра памяти
По способу записи и считывания информации регистры памяти относятся к параллельным регистрам. Запись информации в регистр обеспечивается подачей тактовых импульсов на шину синхронизации. С приходом очередного тактового импульса происходит обновление записанной информации. Считывание информации
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
из регистра может производиться в прямом коде (с прямых выходов триггеров)
или в инверсном коде (с инверсных выходов триггеров).
Регистры сдвига, помимо хранения, обеспечивают выполнение операции сдвига двоичной информации. Сущность сдвига состоит в том, что с приходом каждого тактового импульса происходит перезапись содержимого триггера каждого разряда в соседний разряд без изменения порядка следования двоичных цифр. По направлению сдвига различают однонаправленные регистры, которые осуществляют сдвиг информации вправо (регистры прямого сдвига, регистры со сдвигом вправо)
или влево (регистры обратного сдвига, регистры со сдвигом влево, и реверсивные регистры (допускают сдвиг в обоих направлениях. Регистры сдвига реализуют на синхронных RS-, D- или триггерах с динамическим управлением.
По способу записи и считывания информации регистры сдвига могут быть всех четырех типов последовательными, параллельными, последовательно-параллельными и параллельно- последовательными.
На рис. 5.12 представлена схема четырехразрядного регистра сдвига вправо.
Регистр представляет собой последовательную цепь триггеров с динамическим управлением по фронту тактовых импульсов. Тактовые импульсы (импульсы сдвига) поступают на все триггеры одновременно. Информационным входом DI регистра является вход триггера DD1. При подаче тактовых импульсов происходит последовательная запись информации со входа DI и ее сдвиг в сторону возрастания номеров триггеров (сдвиг вправо. Для записи в регистр четырехразрядного слова необходимо четыре тактовых импульса. В рассматриваемом регистре считывание информации можно выполнить двумя способами последовательно (последовательный регистр) и параллельно (последовательно-параллельный регистр).
В первом случае информацию снимают поразрядно с выхода DO4, во втором случае со всех выходов в паузе между тактовыми импульсами.
R
D
T
C
R
D
T
C
R
D
T
C
R
D
T
C
"Сброс"
C
DI
DO1
DO2
DO3
DO4
DD1
DD2
DD3
DD4
Рис. 5.12 – Функциональная схема регистра сдвига вправо
Сдвиг информации вправо в регистре рис. 5.12 иллюстрируется временными диаграммами рис. 5.13.
устройства последовательностного типа
из регистра может производиться в прямом коде (с прямых выходов триггеров)
или в инверсном коде (с инверсных выходов триггеров).
Регистры сдвига, помимо хранения, обеспечивают выполнение операции сдвига двоичной информации. Сущность сдвига состоит в том, что с приходом каждого тактового импульса происходит перезапись содержимого триггера каждого разряда в соседний разряд без изменения порядка следования двоичных цифр. По направлению сдвига различают однонаправленные регистры, которые осуществляют сдвиг информации вправо (регистры прямого сдвига, регистры со сдвигом вправо)
или влево (регистры обратного сдвига, регистры со сдвигом влево, и реверсивные регистры (допускают сдвиг в обоих направлениях. Регистры сдвига реализуют на синхронных RS-, D- или триггерах с динамическим управлением.
По способу записи и считывания информации регистры сдвига могут быть всех четырех типов последовательными, параллельными, последовательно-параллельными и параллельно- последовательными.
На рис. 5.12 представлена схема четырехразрядного регистра сдвига вправо.
Регистр представляет собой последовательную цепь триггеров с динамическим управлением по фронту тактовых импульсов. Тактовые импульсы (импульсы сдвига) поступают на все триггеры одновременно. Информационным входом DI регистра является вход триггера DD1. При подаче тактовых импульсов происходит последовательная запись информации со входа DI и ее сдвиг в сторону возрастания номеров триггеров (сдвиг вправо. Для записи в регистр четырехразрядного слова необходимо четыре тактовых импульса. В рассматриваемом регистре считывание информации можно выполнить двумя способами последовательно (последовательный регистр) и параллельно (последовательно-параллельный регистр).
В первом случае информацию снимают поразрядно с выхода DO4, во втором случае со всех выходов в паузе между тактовыми импульсами.
R
D
T
C
R
D
T
C
R
D
T
C
R
D
T
C
"Сброс"
C
DI
DO1
DO2
DO3
DO4
DD1
DD2
DD3
DD4
Рис. 5.12 – Функциональная схема регистра сдвига вправо
Сдвиг информации вправо в регистре рис. 5.12 иллюстрируется временными диаграммами рис. 5.13.
5.3 Регистры
77
Допустим, что в регистр последовательно вводится, начиная с младшего разряда, двоичный код 1011. Предварительный сброс регистра производится подачей сигнала логической единицы на вход Сброс (все триггеры устанавливаются в нулевое состояние. С первым тактовым импульсом в триггер DD1 записывается единица младшего разряда входного слова. Со следующим тактовым импульсом эта единица будет сдвинута в триггера в триггер DD1 одновременно поступит единица следующего разряда входного слова. Аналогично происходит дальнейший сдвиг информации в триггеры DD3 и DD4. После четырех тактовых импульсов код на выходах DO1
− DO4 соответствует входному коду и может быть параллельно считан внешним устройством. Таким образом, регистр преобразует последовательный код в параллельный код.
Последовательное считывание информации из регистра осуществляется с выхода, начиная с пятого тактового импульса.
"С
брос"
С
DI
DO1
DO2
DO3
DO4
t
t
t
t
t
t
произвольная информация
1
1
1
0
1
1
1
0
1
1
1
0
1
1
1
0
1
1
1
0
t
Рис. 5.13 – Временные диаграммы регистра сдвига вправо
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
Наращивание разрядности регистров сдвига достигается добавлением в последовательную цепь необходимого числа триггеров,
тактовые входы которых подключают к шине синхронизации Счетчики и делители частоты
Счетчик представляет собой последовательностное цифровое
устройство, циклически переходящее из одного состояния в другое под воздействием счетных (тактовых) сигналов, поступающих на его счетный (тактовый) вход. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Для реализации счетчиков используются T-, D- и триггеры с динамическим управлением, каждый из которых образует соответствующий разряд двоичного кода. Состояние счетчика определяется двоичным кодом, зафиксированным на его триггерах.
В зависимости от организации внутренних связей между триггерами различают асинхронные счетчики (счетчики с последовательным переносом, у которых входные счетные сигналы непосредственно воздействуют на вход
синхронизации только одного триггера, а на входы синхронизации каждого последующего триггера сигналы поступают с выхода предыдущего синхронные счетчики (счетчики с параллельным переносом, у которых
входные счетные сигналы непосредственно воздействуют на входы синхронизации всех триггеров, а каждый триггер вырабатывает для всех
последующих триггеров лишь сигналы управления.
По направлению счета выделяют счетчики суммирующие, состояния которых в процессе счета изменяются в сторону возрастания вычитающие, состояния которых в процессе счета изменяются в сторону
убывания;
• реверсивные, способные осуществлять счет как в сторону возрастания,
так ив сторону убывания состояний.
Основным параметром счетчика является коэффициент пересчета (модуль счета) ч, определяемый числом всех различных состояний, через которые проходит счетчик в процессе одного полного цикла счета. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Другими словами, коэффициент пересчета представляет собой число импульсов, которые необходимо подать на счетный вход, чтобы счетчик, пройдя полный
5.4 Счетчики и делители частоты
устройства последовательностного типа
Наращивание разрядности регистров сдвига достигается добавлением в последовательную цепь необходимого числа триггеров,
тактовые входы которых подключают к шине синхронизации Счетчики и делители частоты
Счетчик представляет собой последовательностное цифровое
устройство, циклически переходящее из одного состояния в другое под воздействием счетных (тактовых) сигналов, поступающих на его счетный (тактовый) вход. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Для реализации счетчиков используются T-, D- и триггеры с динамическим управлением, каждый из которых образует соответствующий разряд двоичного кода. Состояние счетчика определяется двоичным кодом, зафиксированным на его триггерах.
В зависимости от организации внутренних связей между триггерами различают асинхронные счетчики (счетчики с последовательным переносом, у которых входные счетные сигналы непосредственно воздействуют на вход
синхронизации только одного триггера, а на входы синхронизации каждого последующего триггера сигналы поступают с выхода предыдущего синхронные счетчики (счетчики с параллельным переносом, у которых
входные счетные сигналы непосредственно воздействуют на входы синхронизации всех триггеров, а каждый триггер вырабатывает для всех
последующих триггеров лишь сигналы управления.
По направлению счета выделяют счетчики суммирующие, состояния которых в процессе счета изменяются в сторону возрастания вычитающие, состояния которых в процессе счета изменяются в сторону
убывания;
• реверсивные, способные осуществлять счет как в сторону возрастания,
так ив сторону убывания состояний.
Основным параметром счетчика является коэффициент пересчета (модуль счета) ч, определяемый числом всех различных состояний, через которые проходит счетчик в процессе одного полного цикла счета. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Другими словами, коэффициент пересчета представляет собой число импульсов, которые необходимо подать на счетный вход, чтобы счетчик, пройдя полный
5.4 Счетчики и делители частоты
1 ... 4 5 6 7 8 9 10 11 ... 18