Файл: Учебное пособие Томск Эль Контент 2013 удк 621. 382. 049. 77(075. 8) Ббк 32. 844. 1я73 л 387 Рецензенты.pdf
ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 30.11.2023
Просмотров: 82
Скачиваний: 10
ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.
79
цикл счета, вернулся в исходное состояние. Состояния счетчика с коэффициентом пересчета лежат в диапазоне ч 0, ч По значению коэффициента пересчета различают двоичные счетчики, у которых ч 2
n
, где число разрядов выходного
двоичного кода счетчика (число триггеров состояние счетчика определяется разрядным двоичным кодом в диапазон ч 0, 2
n
− 1;
• десятичные счетчики, у которых ч 10
l
, где l — число двоичных тетрад выходного двоично-десятичного кода счетчика состояние счетчика определяется 4 разрядным двоично-десятичным кодом в диапазоне
Q
cч
= 0, 10
l
− 1;
• счетчики с произвольным постоянным коэффициентом пересчета счетчики с переменным (программируемым) коэффициентом пересчета.
Если счетчик находился в исходном состоянии Q
cч.нaч
, то его состояние Q
cч.кoн после подачи N тактовых импульсов определяется выражением:
для суммирующего счетчика
Q
cч.кoн
=
(Q
cч.нaч
+ N
) mod k
cч
,
для вычитающего счетчика
Q
cч.кoн
=
(k
cч
− 1
) − (ч+ N − Q
cч.нaч
− 1
) mod k
cч
,
где y mod x — функция остаток отделения на Для организации асинхронного двоичного счетчика с коэффициентом пересчета ч необходимо использовать n = ч счетных триггеров, соединяя выход предыдущего триггера со счетным входом последующего. При этом младшему разряду выходного разрядного двоичного кода счетчика будет соответствовать первый триггер, на счетный вход которого непосредственно подаются счетные им- пульсы.
На рис. 5.14 представлен пример реализации и условное графическое обозначение суммирующего асинхронного двоичного счетчика сч. Счетчик представляет собой последовательную цепь n = log
2 8 = 3 счетных триггеров с управлением по срезу сигнала синхронизации, содержащих дополнительные асинхронные входы R для предварительной установки в нулевое состояние 2
4
C
CT2
1
Q
2
Q
3
Q
DD1
DD2
DD3 1
Q
2
Q
3
Q
а
б
Рис. 5.14 – Суммирующий асинхронный двоичный счетчик a — функциональная схема б — условное графическое обозначение
5.4 Счетчики и делители частоты
81
дит по фронту тактовых импульсов, состояния счетчика, определяемые двоичным кодом Q
3
Q
2
Q
1
, с приходом тактовых импульсов изменяются от 111 дои затем циклически повторяются (рис. 5.18).
T
R
T
T
R
T
T
R
T
R
C
DD1
DD2
DD3 Рис. 5.16 – Функциональная схема вычитающего асинхронного двоичного счетчика Рис. 5.17 – Функциональная схема вычитающего асинхронного двоичного счетчика
"С
брос"
С
1
Q
2
Q
3
Q
t
t
t
t
t
7 6
5 4
3 2
1 Состояния счетчика
0
Рис. 5.18 – Временные диаграммы вычитающего асинхронного двоичного счетчика
5.4 Счетчики и делители частоты
83
геров, обеспечивая счет в прямом направлении. Если на вход «
±1» подан сигнал логической единицы, элементы исключающее ИЛИ функционируют как инверторы сигналов с прямых выходов триггеров, в результате чего счет осуществляется в обратном направлении. Для наращивания разрядности счетчика используется выход переноса P, который подключается к тактовому входу C триггера последующего разряда Рис. 5.20 – Функциональная схема асинхронного реверсивного счетчика
Условное графическое обозначение трехразрядного реверсивного двоичного счетчика, структура которого соответствует рис. 5.20, представлено на рис. 5.21.
R
1 2
4
C
CT2 1
Q
2
Q
3
Q
1
±
P
Сброс
Реверс
Перенос
Рис. 5.21 – Условное графическое обозначение реверсивного двоичного счетчика
На рис. 5.22 приведен пример построения шестиразрядного (ч 2 6
= реверсивного счетчика на базе двух трехразрядных счетчиков.
Принцип действия двоичного синхронного суммирующего счетчика сводится к процессу суммирования предыдущего состояния счетчика с единицей.
При этом учитываются следующие особенности если в младшем разряде предыдущего состояния счетчика имеется 0, то суммирование изменяет лишь цифру младшего разряда на единицу если в m младших разрядах содержится единица, а в (m + ом разряде то цифры m младших разрядов изменяются назначение, а в (m
+ ом разряде — назначение Глава 5. Цифровые микроэлектронные
устройства последовательностного типа 2
4
C
CT2 1
Q
2
Q
3
Q
1
±
P
R
1 2
4
C
CT2 4
Q
5
Q
6
Q
1
±
P
C
Реверс
Сброс
Рис. 5.22 – Наращивание разрядности реверсивного двоичного счетчика
Пусть Q
i
1
, Q
i
2
, . . ., Q
i
n
— цифры разрядов выходного кода до суммирования Q
i+1 1
,
Q
i+1 2
, . . ., Q
i+1
n
— цифры разрядов выходного кода, полученного в результате суммирования с 1. Обозначим П
k
значение переноса, формируемого при сложении в (ом разряде, тогда П перенос, формируемый в ом разряде.
Результат суммирования предыдущего состояния счетчика с единицей в ом разряде определяется табл. Таблица 5.6 – Реализация операции суммирования в синхронном счетчике
Q
i
k
П
k
Q
i+1
k
П
k+1 0
0 0
0 0
1 1
0 1
0 1
0 1
1 Из таблицы следуют булевы выражения:
П
k+1
= П П+ Q
i
k
П
k
(5.2)
Выражение (5.1) показывает, что сигнал переноса в последующий (k
+ 1)-ый разряд формируется как конъюнкция сигнала с прямого выхода триггера го разряда и сигнала переноса с предыдущего (го разряда. Выражение (5.2) показывает, что если сигнал переноса из (k
− го разряда равен 0, то состояние триггера
k-го разряда не изменяется, а в противном случае изменяется на противоположное.
Такой закон функционирования го разряда счетчика может быть реализован путем применения триггера, на входы J и K которого подается сигнал переноса из предыдущего (k
− го разряда. Поскольку значение младшего разряда выходного кода должно меняться с приходом каждого тактового импульса, функционирование триггера младшего разряда определяется выражением Q
i+1 1
= Q
i
1
. Из сравнения этого выражения с выражением (5.2) следует, что сигнал переноса П
1
для младшего разряда должен быть равен 1.
5.4 Счетчики и делители частоты
85
Схема четырехразрядного синхронного суммирующего двоичного счетчика,
отвечающего рассмотренному принципу организации, представлена на рис. где П 1, П П Q
i
1
, П П, П П 1
P Рис. 5.23 – Функциональная схема синхронного суммирующего двоичного счетчика
В отличие от синхронного суммирующего счетчика в синхронном
вычитающем счетчике сигналы переноса П, П, . . . формируются нес прямых, ас инверсных выходов триггеров.
Реверсивный синхронный счетчик можно реализовать по аналогии с организацией асинхронных реверсивных счетчиков, используя логические элементы исключающее ИЛИ».
Счетчики с произвольным постоянным коэффициентом пересчета ч как правило содержат двоичный счетчик из n ч + 1 триггеров, где [x] — функция
«целая часть При этом коэффициент пересчета лежит в диапазоне 2
n
⩽ ч 2
n+1
, что свидетельствует о наличии избыточных состояний счетчика. Для исключения избыточных состояний двоичный счетчик дополняется комбинационной схемой, обеспечивающей принудительную установку счетчика в заданное исходное состояние.
Для примера рассмотрим синтез асинхронного суммирующего счетчика с коэффициентом пересчета ч Реализация счетчика с коэффициентом пересчета ч 97 требует n =
[log
2 97
]+
+ 1 =
[6.6] + 1 = 6 + 1 = 7 триггеров (разрядов выходного двоичного кода. С целью сокращения номенклатуры используемых интегральных микросхем последовательную цепь из 7 триггеров можно организовать, применяя каскадное соединение двух четырехразрядных суммирующих асинхронных двоичных счетчиков (рис. 5.24). При этом старший триггер счетчика DD2 (выход Q
8
) является
5.4 Счетчики и делители частоты
89
а
б
D1
D3
D2
CT10 9
³
0
£
Q0
Q1
Q2
Q3 5
4 15 1
10 9
11 14 3
2 6
7 12
+1
-1
D0
V
R
13
CT2 15
³
0
£
Q0
Q1
Q2
Q3 5
4 15 1
10 9
11 14 3
2 6
7 12
+1
-1
R
13
D1
D3
D2
D0
V
К555ИЕ7
К555ИЕ6
Рис. 5.28 – Условные графические обозначения синхронных реверсивных двоичного (аи десятичного (б) счетчиков
На рис. 5.29 представлены временные диаграммы работы счетчика К555ИЕ6,
когда на входы D3 — D0 подан двоичный код 0111 2
= 7 10
R
V
"+1"
"-1"
9
³
0
£
t
t
t
t
t
t
7 8
X
2 Состояния счетчика 1
2 3
4 1
2 3
4 5
9 0
1 Запись 2
1 0
2 10 0111 7
D D D D Рис. 5.29 – Временные диаграммы счетчика К555ИЕ6
Асинхронный вход R служит для сброса счетчика в нулевое состояние и является приоритетным над остальными входами. На выходах Q3–Q0 формируется двоичный код, определяющий текущее состояние счетчика. Инверсные выходы 0», «⩾ 15», «⩾ 9» используют для каскадного соединения микросхем счетчиков. Когда счетчик работает в режиме вычитания и находится в нулевом текущем
101
• введением дополнительных элементов, через которые выполняется про- граммирование.
Для многих применений очень удобными являются репрограммируемые постоянные ЗУ (RPROM), допускающие выполнение многих циклов перепрограммирования с предшествующим стиранием ненужной информации (число циклов репрограммирования у различных типов РПЗУ колеблется от десятков до десятков тысяч. В ЗЭ таких устройств чаще всего используются МОП-транзисторы с двухслойной структурой диэлектрика или с дополнительными плавающими затворами,
позволяющие за счет введения избыточного заряда при программировании изменять пороговое напряжение, при котором отпираются транзисторы. РПЗУ изготавливают также на основе аморфных полупроводников, приборов с зарядовой связью, сегнетоэлектрических МОП-структур. Стоимость РПЗУ высока, поэтому они применяются в первую очередь там, где свойство перепрограммируемости является определяющим.
В перепрограммируемых ПЗУ стирание информации производится электрическим путем, причем в этом случае часто возможно не только общее стирание, разрушающее информацию во всей микросхеме, но и избирательное (байтовое) стирание с последующим выполнением байтовой записи ультрафиолетовым облучением микросхемы в течение нескольких десятков минут, причем информация разрушается полностью во всей микросхеме.
Постоянные ЗУ можно рассматривать как универсальные элементы, позволяющие хранить произвольные записанные в них коды. Имеется целое направление проектирования узлов цифровой техники на базе таких ЗУ.
Еще одной разновидностью ПЗУ являются программируемые логические матрицы (ПЛМ).
Контрольные вопросы по главе 6 1) Определить информационную емкость ПЗУ) Определить восьмиразрядное слово a
7
a
6
a
5
a
4
a
3
a
2
a
1
a
0
, которое необходимо подать на входы ОЗУ для записи логической единицы в ю ячейку
VD1
VD2
VD3
VT1
VT2
Uип
R
X
Y
п
С
Рис. 7.4 – Схема базового логического элемента КМОП
Когда напряжение на входе равно нулю, управляющий транзистор выключен,
так как U
зи.n
= 0 < п, где п пороговое напряжение транзистора n-типа.
Для нагрузочного транзистора U
зи.p
= −U
ип
Если U
ип
>
∣U
пop.p
∣, где п пороговое напряжение транзистора типа, то нагрузочный транзистор оказывается открытым. При этом напряжение на выходе близко к величине напряжения питания в U
ип
С увеличением напряжения на затворе сопротивление канала нагрузочного транзистора увеличивается ион закрывается. В зависимости от величины напряже-
8.1 Функциональные узлы аналоговых интегральных микросхем
121
Основные схемы источников постоянного тока (рис. 8.3 ирис. являются стандартными функциональными узлами, которые можно использовать во всех аналоговых ИМС.
Несмотря на два незначительных недостатка (относительно большая потребляемая мощность и зависимость выходного тока от напряжения питания, принципиально присущих этим схемам, каждая из них способна обеспечить высокие качественные показатели.
Существует много схем источников тока на МОП-транзисторах, похожих на схемы источников на биполярных транзисторах. Простой пример — схема на рис. 8.5, использующая токовое зеркало на МОП-транзисторе.
Другой пример источника тока на МОП-транзисторах — составной источник тока, показанный на рис. 8.5, б.
Это по существу схема (рис. 8.3, б, в которой биполярные транзисторы заменены МОП-транзисторами. Главное преимущество этого источника по сравнению с предыдущей более простой схемой заключается в существенно более низкой динамической выходной проводимости и, следовательно, в значительно более качественной стабилизации тока. Это, однако, происходит за счёт некоторого уменьшения диапазона линейного изменения напряжения.
Рис. 8.5 – Источники тока на МОП-транзисторах: а — токовое зеркало б — токовое зеркало Уилсона
Источники постоянного напряжения. Существуют два основных способа реализации источников напряжения, которые позволяют создавать схемы, близко аппроксимирующие характеристики идеальных источников постоянного напряжения
цикл счета, вернулся в исходное состояние. Состояния счетчика с коэффициентом пересчета лежат в диапазоне ч 0, ч По значению коэффициента пересчета различают двоичные счетчики, у которых ч 2
n
, где число разрядов выходного
двоичного кода счетчика (число триггеров состояние счетчика определяется разрядным двоичным кодом в диапазон ч 0, 2
n
− 1;
• десятичные счетчики, у которых ч 10
l
, где l — число двоичных тетрад выходного двоично-десятичного кода счетчика состояние счетчика определяется 4 разрядным двоично-десятичным кодом в диапазоне
Q
cч
= 0, 10
l
− 1;
• счетчики с произвольным постоянным коэффициентом пересчета счетчики с переменным (программируемым) коэффициентом пересчета.
Если счетчик находился в исходном состоянии Q
cч.нaч
, то его состояние Q
cч.кoн после подачи N тактовых импульсов определяется выражением:
для суммирующего счетчика
Q
cч.кoн
=
(Q
cч.нaч
+ N
) mod k
cч
,
для вычитающего счетчика
Q
cч.кoн
=
(k
cч
− 1
) − (ч+ N − Q
cч.нaч
− 1
) mod k
cч
,
где y mod x — функция остаток отделения на Для организации асинхронного двоичного счетчика с коэффициентом пересчета ч необходимо использовать n = ч счетных триггеров, соединяя выход предыдущего триггера со счетным входом последующего. При этом младшему разряду выходного разрядного двоичного кода счетчика будет соответствовать первый триггер, на счетный вход которого непосредственно подаются счетные им- пульсы.
На рис. 5.14 представлен пример реализации и условное графическое обозначение суммирующего асинхронного двоичного счетчика сч. Счетчик представляет собой последовательную цепь n = log
2 8 = 3 счетных триггеров с управлением по срезу сигнала синхронизации, содержащих дополнительные асинхронные входы R для предварительной установки в нулевое состояние 2
4
C
CT2
1
Q
2
Q
3
Q
DD1
DD2
DD3 1
Q
2
Q
3
Q
а
б
Рис. 5.14 – Суммирующий асинхронный двоичный счетчик a — функциональная схема б — условное графическое обозначение
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
Счетчик рис. 5.14 устанавливается в исходное (нулевое) состояние подачей сигнала логический единицы на вход R. Тактовые импульсы запускают только триггер DD1. Сигналы с прямого выхода триггера DD1 являются тактовыми для триггера DD2, а сигналы с прямого выхода триггера DD2 — тактовыми для триггера. Таким образом, изменение состояний последовательно распространяется по цепочке триггеров от DD1 к DD3. При этом состояния счетчика, определяемые двоичным кодом на выходах триггеров, с приходом тактовых импульсов изменяются от 000 дои затем циклически повторяются (рис. Наращивание разрядности счетчика достигается добавлением в последовательную цепь необходимого числа триггеров, входы R которых подключают к шине сброса.
Для организации асинхронного вычитающего счетчика необходимо либо применять счетные триггеры с управлением по фронту тактовых импульсов, либо в качестве тактовых сигналов последующих триггеров с управлением по срезу использовать сигналы с инверсных выходов предыдущих триггеров.
"С
брос"
С
t
t
t
t
t
1
Q
2
Q
3
Q
0 1
2 3
4 5
6 Состояния счетчика
Рис. 5.15 – Временные диаграммы суммирующего асинхронного двоичного счетчика
На рис. 5.16 и 5.17 представлены примеры реализации вычитающих асинхронных двоичных счетчиков сч на базе n = log
2 8 счетных триггеров.
Счетчик (рис. 5.16) устанавливается в нулевое состояние подачей сигнала логический единицы на вход R. Поскольку изменение состояний триггеров происхо-
устройства последовательностного типа
Счетчик рис. 5.14 устанавливается в исходное (нулевое) состояние подачей сигнала логический единицы на вход R. Тактовые импульсы запускают только триггер DD1. Сигналы с прямого выхода триггера DD1 являются тактовыми для триггера DD2, а сигналы с прямого выхода триггера DD2 — тактовыми для триггера. Таким образом, изменение состояний последовательно распространяется по цепочке триггеров от DD1 к DD3. При этом состояния счетчика, определяемые двоичным кодом на выходах триггеров, с приходом тактовых импульсов изменяются от 000 дои затем циклически повторяются (рис. Наращивание разрядности счетчика достигается добавлением в последовательную цепь необходимого числа триггеров, входы R которых подключают к шине сброса.
Для организации асинхронного вычитающего счетчика необходимо либо применять счетные триггеры с управлением по фронту тактовых импульсов, либо в качестве тактовых сигналов последующих триггеров с управлением по срезу использовать сигналы с инверсных выходов предыдущих триггеров.
"С
брос"
С
t
t
t
t
t
1
Q
2
Q
3
Q
0 1
2 3
4 5
6 Состояния счетчика
Рис. 5.15 – Временные диаграммы суммирующего асинхронного двоичного счетчика
На рис. 5.16 и 5.17 представлены примеры реализации вычитающих асинхронных двоичных счетчиков сч на базе n = log
2 8 счетных триггеров.
Счетчик (рис. 5.16) устанавливается в нулевое состояние подачей сигнала логический единицы на вход R. Поскольку изменение состояний триггеров происхо-
5.4 Счетчики и делители частоты
81
дит по фронту тактовых импульсов, состояния счетчика, определяемые двоичным кодом Q
3
Q
2
Q
1
, с приходом тактовых импульсов изменяются от 111 дои затем циклически повторяются (рис. 5.18).
T
R
T
T
R
T
T
R
T
R
C
DD1
DD2
DD3 Рис. 5.16 – Функциональная схема вычитающего асинхронного двоичного счетчика Рис. 5.17 – Функциональная схема вычитающего асинхронного двоичного счетчика
"С
брос"
С
1
Q
2
Q
3
Q
t
t
t
t
t
7 6
5 4
3 2
1 Состояния счетчика
0
Рис. 5.18 – Временные диаграммы вычитающего асинхронного двоичного счетчика
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
В счетчике (рис. 5.17) использование сигналов с инверсных выходов триггеров для тактирования последующих триггеров эквивалентно применению триггеров с управлением по фронту (рис. Для построения реверсивного асинхронного счетчика необходимо в зависимости от сигнала управления в качестве тактовых сигналов последующих триггеров использовать либо прямые, либо инверсные выходные сигналы предыдущих триггеров.
"С
брос"
С
1
Q
2
Q
3
Q
1
Q
2
Q
7 6
5 4
3 2
1 Состояния счетчика
0
t
t
t
t
t
t
t
Рис. 5.19 – Временные диаграммы вычитающего асинхронного двоичного счетчика
Формирование соответствующего тактового сигнала можно реализовать, используя логические элементы исключающее ИЛИ».
На рис. 5.20 представлена схема асинхронного реверсивного трехразрядного счетчика. Вход R предназначен для установки счетчика в нулевое состояние. Направление счета определяется сигналом управления, подаваемым на вход При поступлении на вход «
±1» сигнала логического нуля логические элементы
«исключающее ИЛИ работают как повторители сигналов с прямых выходов триг-
устройства последовательностного типа
В счетчике (рис. 5.17) использование сигналов с инверсных выходов триггеров для тактирования последующих триггеров эквивалентно применению триггеров с управлением по фронту (рис. Для построения реверсивного асинхронного счетчика необходимо в зависимости от сигнала управления в качестве тактовых сигналов последующих триггеров использовать либо прямые, либо инверсные выходные сигналы предыдущих триггеров.
"С
брос"
С
1
Q
2
Q
3
Q
1
Q
2
Q
7 6
5 4
3 2
1 Состояния счетчика
0
t
t
t
t
t
t
t
Рис. 5.19 – Временные диаграммы вычитающего асинхронного двоичного счетчика
Формирование соответствующего тактового сигнала можно реализовать, используя логические элементы исключающее ИЛИ».
На рис. 5.20 представлена схема асинхронного реверсивного трехразрядного счетчика. Вход R предназначен для установки счетчика в нулевое состояние. Направление счета определяется сигналом управления, подаваемым на вход При поступлении на вход «
±1» сигнала логического нуля логические элементы
«исключающее ИЛИ работают как повторители сигналов с прямых выходов триг-
5.4 Счетчики и делители частоты
83
геров, обеспечивая счет в прямом направлении. Если на вход «
±1» подан сигнал логической единицы, элементы исключающее ИЛИ функционируют как инверторы сигналов с прямых выходов триггеров, в результате чего счет осуществляется в обратном направлении. Для наращивания разрядности счетчика используется выход переноса P, который подключается к тактовому входу C триггера последующего разряда Рис. 5.20 – Функциональная схема асинхронного реверсивного счетчика
Условное графическое обозначение трехразрядного реверсивного двоичного счетчика, структура которого соответствует рис. 5.20, представлено на рис. 5.21.
R
1 2
4
C
CT2 1
Q
2
Q
3
Q
1
±
P
Сброс
Реверс
Перенос
Рис. 5.21 – Условное графическое обозначение реверсивного двоичного счетчика
На рис. 5.22 приведен пример построения шестиразрядного (ч 2 6
= реверсивного счетчика на базе двух трехразрядных счетчиков.
Принцип действия двоичного синхронного суммирующего счетчика сводится к процессу суммирования предыдущего состояния счетчика с единицей.
При этом учитываются следующие особенности если в младшем разряде предыдущего состояния счетчика имеется 0, то суммирование изменяет лишь цифру младшего разряда на единицу если в m младших разрядах содержится единица, а в (m + ом разряде то цифры m младших разрядов изменяются назначение, а в (m
+ ом разряде — назначение Глава 5. Цифровые микроэлектронные
устройства последовательностного типа 2
4
C
CT2 1
Q
2
Q
3
Q
1
±
P
R
1 2
4
C
CT2 4
Q
5
Q
6
Q
1
±
P
C
Реверс
Сброс
Рис. 5.22 – Наращивание разрядности реверсивного двоичного счетчика
Пусть Q
i
1
, Q
i
2
, . . ., Q
i
n
— цифры разрядов выходного кода до суммирования Q
i+1 1
,
Q
i+1 2
, . . ., Q
i+1
n
— цифры разрядов выходного кода, полученного в результате суммирования с 1. Обозначим П
k
значение переноса, формируемого при сложении в (ом разряде, тогда П перенос, формируемый в ом разряде.
Результат суммирования предыдущего состояния счетчика с единицей в ом разряде определяется табл. Таблица 5.6 – Реализация операции суммирования в синхронном счетчике
Q
i
k
П
k
Q
i+1
k
П
k+1 0
0 0
0 0
1 1
0 1
0 1
0 1
1 Из таблицы следуют булевы выражения:
П
k+1
= П П+ Q
i
k
П
k
(5.2)
Выражение (5.1) показывает, что сигнал переноса в последующий (k
+ 1)-ый разряд формируется как конъюнкция сигнала с прямого выхода триггера го разряда и сигнала переноса с предыдущего (го разряда. Выражение (5.2) показывает, что если сигнал переноса из (k
− го разряда равен 0, то состояние триггера
k-го разряда не изменяется, а в противном случае изменяется на противоположное.
Такой закон функционирования го разряда счетчика может быть реализован путем применения триггера, на входы J и K которого подается сигнал переноса из предыдущего (k
− го разряда. Поскольку значение младшего разряда выходного кода должно меняться с приходом каждого тактового импульса, функционирование триггера младшего разряда определяется выражением Q
i+1 1
= Q
i
1
. Из сравнения этого выражения с выражением (5.2) следует, что сигнал переноса П
1
для младшего разряда должен быть равен 1.
5.4 Счетчики и делители частоты
85
Схема четырехразрядного синхронного суммирующего двоичного счетчика,
отвечающего рассмотренному принципу организации, представлена на рис. где П 1, П П Q
i
1
, П П, П П 1
P Рис. 5.23 – Функциональная схема синхронного суммирующего двоичного счетчика
В отличие от синхронного суммирующего счетчика в синхронном
вычитающем счетчике сигналы переноса П, П, . . . формируются нес прямых, ас инверсных выходов триггеров.
Реверсивный синхронный счетчик можно реализовать по аналогии с организацией асинхронных реверсивных счетчиков, используя логические элементы исключающее ИЛИ».
Счетчики с произвольным постоянным коэффициентом пересчета ч как правило содержат двоичный счетчик из n ч + 1 триггеров, где [x] — функция
«целая часть При этом коэффициент пересчета лежит в диапазоне 2
n
⩽ ч 2
n+1
, что свидетельствует о наличии избыточных состояний счетчика. Для исключения избыточных состояний двоичный счетчик дополняется комбинационной схемой, обеспечивающей принудительную установку счетчика в заданное исходное состояние.
Для примера рассмотрим синтез асинхронного суммирующего счетчика с коэффициентом пересчета ч Реализация счетчика с коэффициентом пересчета ч 97 требует n =
[log
2 97
]+
+ 1 =
[6.6] + 1 = 6 + 1 = 7 триггеров (разрядов выходного двоичного кода. С целью сокращения номенклатуры используемых интегральных микросхем последовательную цепь из 7 триггеров можно организовать, применяя каскадное соединение двух четырехразрядных суммирующих асинхронных двоичных счетчиков (рис. 5.24). При этом старший триггер счетчика DD2 (выход Q
8
) является
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
избыточным. Семиразрядный двоичный счетчик обладает состояниями от Q =
= Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 0000000 2
= 0 до Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 1111111 2
= 127 а состояния суммирующего счетчика с коэффициентом пересчета ч 97 должны изменяться от Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 0000000 2
= 0 до Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
=
= 1100000 2
= 96 10
. Это значит, что при переходе из состояния Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
=
= 1100000 2
= 96 в состояние Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 1100001 2
= 97 счетчик должен обнулиться. Обнуление счетчика достигается включением в схему трехв- ходового конъюнктора, на входы которого подаются сигналы с выходов Q
7
, Q
6
, Q
1 1
Q
2
Q
3
Q
R
C
CT2
R
1 2
4
C
CT2
8
DD1
DD2
&
1 2
4 8
1 2
4 8
4
Q
5
Q
6
Q
7
Q
8
Q
C
16 32 64 Рис. 5.24 – Функциональная схема асинхронного суммирующего счетчика с коэффициентом пересчета k
сч
=97
Важным частным случаем счетчиков с произвольным постоянным коэффициентом пересчета являются десятичные счетчики, которые выпускаются в виде интегральных микросхем.
Для построения десятичного счетчика с коэффициентом пересчета ч необходимо ч тетрад выходного кода и n = 4 lg ч триггеров. Рассмотрим построение десятичного асинхронного суммирующего счетчика с коэффициентом пересчета ч 10. Реализация счетчика с коэффициентом пересчета ч 10 требует 4 ⋅ lg10 = 4 триггера, образующих одну двоичную тетраду (один разряд десятичного кода
5.4 Счетчики и делители частоты
87
1
Q
2
Q
3
Q
T
R
T
T
R
T
T
R
T
C
DD1
DD2
DD3
T
R
T
&
4
Q
DD4
1
R
Рис. 5.25 – Функциональная схема десятичного асинхронного суммирующего счетчика с коэффициентом пересчета k
сч
=10
Двоичный счетчик, содержащий четыре последовательно соединенных триггера, обладает состояниями от Q = Q
4
Q
3
Q
2
Q
1
= 0000 2
= 0 до Q = Q
4
Q
3
Q
2
Q
1
=
= 1111 2
= 15 10
, а состояния суммирующего десятичного счетчика с коэффициентом пересчета ч 10 должны изменяться от Q = Q
4
Q
3
Q
2
Q
1
= 0000 2
= 0 до Q
4
Q
3
Q
2
Q
1
= 1001 2
= 9 10
. Логический элемент И обеспечивает сброс счетчика при переходе из состояния Q = Q
4
Q
3
Q
2
Q
1
= 1001 2
= 9 в состояние Q =
= Q
4
Q
3
Q
2
Q
1
= 1010 2
= 10 10
. Для принудительного сброса счетчика под действием внешнего сигнала со входа R в схеме предусмотрен логический элемент ИЛИ.
Условное графическое обозначение десятичного счетчика с коэффициентом пересчета ч 10, структура которого соответствует рис. 5.25, представлено на рис. 5.26.
1
Q
2
Q
3
Q
4
Q
R
C
CT10
1 2
4 Рис. 5.26 – Условное графическое обозначение десятичного асинхронного суммирующего счетчика с коэффициентом пересчета ч Микросхемы десятичных счетчиков можно использовать для построения счетчиков с произвольным коэффициентом пересчета. При этом каждому десятичному разряду коэффициента пересчета соответствует четырехразрядный десятичный счетчика веса разрядов определяются выражением 10
l−1
⋅ 2
k−1
, где l — номер двоичной тетрады, а k — номер разряда в составе данной тетрады.
На рис. 5.27 представлена схема асинхронного суммирующего счетчика с коэффициентом пересчета ч 97, построенная на основе микросхем десятичных
устройства последовательностного типа
избыточным. Семиразрядный двоичный счетчик обладает состояниями от Q =
= Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 0000000 2
= 0 до Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 1111111 2
= 127 а состояния суммирующего счетчика с коэффициентом пересчета ч 97 должны изменяться от Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 0000000 2
= 0 до Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
=
= 1100000 2
= 96 10
. Это значит, что при переходе из состояния Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
=
= 1100000 2
= 96 в состояние Q = Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
= 1100001 2
= 97 счетчик должен обнулиться. Обнуление счетчика достигается включением в схему трехв- ходового конъюнктора, на входы которого подаются сигналы с выходов Q
7
, Q
6
, Q
1 1
Q
2
Q
3
Q
R
C
CT2
R
1 2
4
C
CT2
8
DD1
DD2
&
1 2
4 8
1 2
4 8
4
Q
5
Q
6
Q
7
Q
8
Q
C
16 32 64 Рис. 5.24 – Функциональная схема асинхронного суммирующего счетчика с коэффициентом пересчета k
сч
=97
Важным частным случаем счетчиков с произвольным постоянным коэффициентом пересчета являются десятичные счетчики, которые выпускаются в виде интегральных микросхем.
Для построения десятичного счетчика с коэффициентом пересчета ч необходимо ч тетрад выходного кода и n = 4 lg ч триггеров. Рассмотрим построение десятичного асинхронного суммирующего счетчика с коэффициентом пересчета ч 10. Реализация счетчика с коэффициентом пересчета ч 10 требует 4 ⋅ lg10 = 4 триггера, образующих одну двоичную тетраду (один разряд десятичного кода
5.4 Счетчики и делители частоты
87
1
Q
2
Q
3
Q
T
R
T
T
R
T
T
R
T
C
DD1
DD2
DD3
T
R
T
&
4
Q
DD4
1
R
Рис. 5.25 – Функциональная схема десятичного асинхронного суммирующего счетчика с коэффициентом пересчета k
сч
=10
Двоичный счетчик, содержащий четыре последовательно соединенных триггера, обладает состояниями от Q = Q
4
Q
3
Q
2
Q
1
= 0000 2
= 0 до Q = Q
4
Q
3
Q
2
Q
1
=
= 1111 2
= 15 10
, а состояния суммирующего десятичного счетчика с коэффициентом пересчета ч 10 должны изменяться от Q = Q
4
Q
3
Q
2
Q
1
= 0000 2
= 0 до Q
4
Q
3
Q
2
Q
1
= 1001 2
= 9 10
. Логический элемент И обеспечивает сброс счетчика при переходе из состояния Q = Q
4
Q
3
Q
2
Q
1
= 1001 2
= 9 в состояние Q =
= Q
4
Q
3
Q
2
Q
1
= 1010 2
= 10 10
. Для принудительного сброса счетчика под действием внешнего сигнала со входа R в схеме предусмотрен логический элемент ИЛИ.
Условное графическое обозначение десятичного счетчика с коэффициентом пересчета ч 10, структура которого соответствует рис. 5.25, представлено на рис. 5.26.
1
Q
2
Q
3
Q
4
Q
R
C
CT10
1 2
4 Рис. 5.26 – Условное графическое обозначение десятичного асинхронного суммирующего счетчика с коэффициентом пересчета ч Микросхемы десятичных счетчиков можно использовать для построения счетчиков с произвольным коэффициентом пересчета. При этом каждому десятичному разряду коэффициента пересчета соответствует четырехразрядный десятичный счетчика веса разрядов определяются выражением 10
l−1
⋅ 2
k−1
, где l — номер двоичной тетрады, а k — номер разряда в составе данной тетрады.
На рис. 5.27 представлена схема асинхронного суммирующего счетчика с коэффициентом пересчета ч 97, построенная на основе микросхем десятичных
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
счетчиков. Сброс счетчика обеспечивается логическим элементом И с учетом указанных на рис. 5.27 весов разрядов.
Для расширения функциональных возможностей выпускаются интегральные микросхемы счетчиков, содержащие информационные входы для предварительной установки счетчика в произвольное состояние.
Примерами интегральных микросхем счетчиков, содержащих входы предварительной установки, являются четырехразрядные синхронные реверсивные счетчики K555ИЕ7 (двоичный сч) и К555ИЕ6 (десятичный сч, условные графические обозначения которых представлены на рис. 5.28.
&
C
R
C
CT10
DD1
1 2
4 8
R
C
CT10
DD2
1 2
4 8
1 2
4 8
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
Q
8
Q
10 20 40 Рис. 5.27 – Функциональная схема асинхронного суммирующего счетчика с коэффициентом пересчета ч Микросхемы содержат два счетных входа «
+1» и «−1» с управлением по фронту тактовых импульсов. Тактовые импульсы подаются на один из этих входов в зависимости оттого, в каком направлении требуется вести счет. При работе в режиме суммирующего счетчика тактовые импульсы подаются на входа при работе в режиме вычитающего счетчика — на вход «
−1». Информационные входы — D0 предназначены для записи в счетчик произвольного исходного состояния.
Запись исходного состояния производится подачей сигнала логического нуля на асинхронный инверсный вход V разрешения установки счетчика в произвольное состояние
устройства последовательностного типа
счетчиков. Сброс счетчика обеспечивается логическим элементом И с учетом указанных на рис. 5.27 весов разрядов.
Для расширения функциональных возможностей выпускаются интегральные микросхемы счетчиков, содержащие информационные входы для предварительной установки счетчика в произвольное состояние.
Примерами интегральных микросхем счетчиков, содержащих входы предварительной установки, являются четырехразрядные синхронные реверсивные счетчики K555ИЕ7 (двоичный сч) и К555ИЕ6 (десятичный сч, условные графические обозначения которых представлены на рис. 5.28.
&
C
R
C
CT10
DD1
1 2
4 8
R
C
CT10
DD2
1 2
4 8
1 2
4 8
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
Q
8
Q
10 20 40 Рис. 5.27 – Функциональная схема асинхронного суммирующего счетчика с коэффициентом пересчета ч Микросхемы содержат два счетных входа «
+1» и «−1» с управлением по фронту тактовых импульсов. Тактовые импульсы подаются на один из этих входов в зависимости оттого, в каком направлении требуется вести счет. При работе в режиме суммирующего счетчика тактовые импульсы подаются на входа при работе в режиме вычитающего счетчика — на вход «
−1». Информационные входы — D0 предназначены для записи в счетчик произвольного исходного состояния.
Запись исходного состояния производится подачей сигнала логического нуля на асинхронный инверсный вход V разрешения установки счетчика в произвольное состояние
1 ... 5 6 7 8 9 10 11 12 ... 18
5.4 Счетчики и делители частоты
89
а
б
D1
D3
D2
CT10 9
³
0
£
Q0
Q1
Q2
Q3 5
4 15 1
10 9
11 14 3
2 6
7 12
+1
-1
D0
V
R
13
CT2 15
³
0
£
Q0
Q1
Q2
Q3 5
4 15 1
10 9
11 14 3
2 6
7 12
+1
-1
R
13
D1
D3
D2
D0
V
К555ИЕ7
К555ИЕ6
Рис. 5.28 – Условные графические обозначения синхронных реверсивных двоичного (аи десятичного (б) счетчиков
На рис. 5.29 представлены временные диаграммы работы счетчика К555ИЕ6,
когда на входы D3 — D0 подан двоичный код 0111 2
= 7 10
R
V
"+1"
"-1"
9
³
0
£
t
t
t
t
t
t
7 8
X
2 Состояния счетчика 1
2 3
4 1
2 3
4 5
9 0
1 Запись 2
1 0
2 10 0111 7
D D D D Рис. 5.29 – Временные диаграммы счетчика К555ИЕ6
Асинхронный вход R служит для сброса счетчика в нулевое состояние и является приоритетным над остальными входами. На выходах Q3–Q0 формируется двоичный код, определяющий текущее состояние счетчика. Инверсные выходы 0», «⩾ 15», «⩾ 9» используют для каскадного соединения микросхем счетчиков. Когда счетчик работает в режиме вычитания и находится в нулевом текущем
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
состоянии, на выходе заема «⩽ 0» формируется сигнал, который повторяет сигнал со счетного входа «
−1». При работе в режиме суммирования, когда счетчик
К555ИЕ7 (К555ИЕ6) находится в омом) текущем состоянии, на выходе переноса) формируется сигнал, который повторяет сигнал со счетного входа «+1». Во всех остальных режимах на выходах «⩽ 0», «⩾ 15», «⩾ 9» присутствует сигнал логической единицы.
Временные диаграммы для счетчика К555ИЕ7 подобны рассмотренным за исключением пределов счета.
Для наращивания разрядности счетчиков применяют последовательное включение микросхем К555ИЕ7, К555ИЕ6. На рис. 5.30 показана схема реверсивного восьмиразрядного двоичного счетчика
(k
cч
= 2 8
= 256
), реализованного на двух микросхемах К555ИЕ7.
К555ИЕ7
CT2 15
³
0
£
Q0
Q1
Q2
Q3 3
2 6
7 12 13 15 1
10 9
11 5
4
D1
D3
D2
D0
V
14
R
-1
+1
CT2 15
³
0
£
Q0
Q1
Q2
Q3 3
2 6
7 12 13 15 1
10 9
11 5
4
D1
D3
D2
D0
V
14
R
-1
+1
К555ИЕ7 5
Q
6
Q
7
Q
8
Q
1
Q
2
Q
3
Q
4
Q
1 2
4 8
16 32 64 128
Сброс
Запись
Сумм.
Вычит.
Рис. 5.30 – Наращивание разрядности реверсивного двоичного счетчика
Цифровой делитель частоты представляет собой последова-
тельностное цифровое устройство, на выходе которого формируется периодическая последовательность импульсов с частотой
f
выx
= вдел, где в частота периодической последовательности импульсов на входе, а дел коэффициент деления частоты. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Реализация цифровых делителей частоты основана на применении цифровых счетчиков, у которых ч k
дeл
. При этом последовательность смены состояний может быть произвольной, важно лишь обеспечить требуемый коэффициент пересчета счетчика. Наиболее просто реализуются делители частоты с коэффициентами деления k
дeл
= 2
n
, где произвольное натуральное число, поскольку на выходе
k-го разряда двоичного счетчика частота f
выx.k
следования импульсов связана с частотой в тактовых импульсов соотношением вы в
5.4 Счетчики и делители частоты
91
Для построения делителей частоты с коэффициентом деления
k
дeл
≠ необходимо синтезировать счетчик с произвольным коэффициентом пересчета.
Делитель частоты с коэффициентом деления k
дeл
= 12 представлен на рис. 5.31.
DD1
R
C
CT2
1 2
4 8
&
S
R
T
вх.
вых.
12
f
f
=
вх.
f
DD2
1
Q
2
Q
3
Q
4
Q
вых.
Q
вых.
Q
Рис. 5.31 – Функциональная схема делителя частоты с коэффициентом деления
k
дел
= Временные диаграммы работы делителя частоты приведены на рис. В основу делителя частоты положен суммирующий счетчик с коэффициентом пересчета ч 12. При переходе счетчика в двенадцатое состояние на выходе логического элемента И формируется сигнал логической единицы, который устанавливает триггер в единичное состояние. Сигнал логической единицы с прямого выхода триггера сбрасывает счетчик в нулевое состояние. При этом суммарная задержка распространения сигнала в микросхемах определяет длительность импульса на входе S триггера. С приходом следующего тактового импульса триггер устанавливается в нулевое состояние. В результате на выходах триггера формируются периодические последовательности импульсов с частотой вы f
вx
/12.
Схема делителя частоты с программируемым коэффициентом деления представлена на рис. 5.33. Для обеспечения программирования коэффициента деления частоты использован счетчик, содержащий информационные входы для предварительной установки в произвольное состояние.
При работе в режиме вычитания состояния счетчика изменяются от D
пpoгp до. Когда счетчик находится в нулевом состоянии, по фронту тактового импульса происходит запись логического нуля с выхода заема « ⩽ 0 » в триггер, что обеспечивает очередную установку счетчика в состояние D
пpoгp
. Таким образом, число состояний счетчика равно (D
пpoгp
+1), следовательно, k
дeл
= ч D
пpoгp
+ 1.
устройства последовательностного типа
состоянии, на выходе заема «⩽ 0» формируется сигнал, который повторяет сигнал со счетного входа «
−1». При работе в режиме суммирования, когда счетчик
К555ИЕ7 (К555ИЕ6) находится в омом) текущем состоянии, на выходе переноса) формируется сигнал, который повторяет сигнал со счетного входа «+1». Во всех остальных режимах на выходах «⩽ 0», «⩾ 15», «⩾ 9» присутствует сигнал логической единицы.
Временные диаграммы для счетчика К555ИЕ7 подобны рассмотренным за исключением пределов счета.
Для наращивания разрядности счетчиков применяют последовательное включение микросхем К555ИЕ7, К555ИЕ6. На рис. 5.30 показана схема реверсивного восьмиразрядного двоичного счетчика
(k
cч
= 2 8
= 256
), реализованного на двух микросхемах К555ИЕ7.
К555ИЕ7
CT2 15
³
0
£
Q0
Q1
Q2
Q3 3
2 6
7 12 13 15 1
10 9
11 5
4
D1
D3
D2
D0
V
14
R
-1
+1
CT2 15
³
0
£
Q0
Q1
Q2
Q3 3
2 6
7 12 13 15 1
10 9
11 5
4
D1
D3
D2
D0
V
14
R
-1
+1
К555ИЕ7 5
Q
6
Q
7
Q
8
Q
1
Q
2
Q
3
Q
4
Q
1 2
4 8
16 32 64 128
Сброс
Запись
Сумм.
Вычит.
Рис. 5.30 – Наращивание разрядности реверсивного двоичного счетчика
Цифровой делитель частоты представляет собой последова-
тельностное цифровое устройство, на выходе которого формируется периодическая последовательность импульсов с частотой
f
выx
= вдел, где в частота периодической последовательности импульсов на входе, а дел коэффициент деления частоты. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Реализация цифровых делителей частоты основана на применении цифровых счетчиков, у которых ч k
дeл
. При этом последовательность смены состояний может быть произвольной, важно лишь обеспечить требуемый коэффициент пересчета счетчика. Наиболее просто реализуются делители частоты с коэффициентами деления k
дeл
= 2
n
, где произвольное натуральное число, поскольку на выходе
k-го разряда двоичного счетчика частота f
выx.k
следования импульсов связана с частотой в тактовых импульсов соотношением вы в
5.4 Счетчики и делители частоты
91
Для построения делителей частоты с коэффициентом деления
k
дeл
≠ необходимо синтезировать счетчик с произвольным коэффициентом пересчета.
Делитель частоты с коэффициентом деления k
дeл
= 12 представлен на рис. 5.31.
DD1
R
C
CT2
1 2
4 8
&
S
R
T
вх.
вых.
12
f
f
=
вх.
f
DD2
1
Q
2
Q
3
Q
4
Q
вых.
Q
вых.
Q
Рис. 5.31 – Функциональная схема делителя частоты с коэффициентом деления
k
дел
= Временные диаграммы работы делителя частоты приведены на рис. В основу делителя частоты положен суммирующий счетчик с коэффициентом пересчета ч 12. При переходе счетчика в двенадцатое состояние на выходе логического элемента И формируется сигнал логической единицы, который устанавливает триггер в единичное состояние. Сигнал логической единицы с прямого выхода триггера сбрасывает счетчик в нулевое состояние. При этом суммарная задержка распространения сигнала в микросхемах определяет длительность импульса на входе S триггера. С приходом следующего тактового импульса триггер устанавливается в нулевое состояние. В результате на выходах триггера формируются периодические последовательности импульсов с частотой вы f
вx
/12.
Схема делителя частоты с программируемым коэффициентом деления представлена на рис. 5.33. Для обеспечения программирования коэффициента деления частоты использован счетчик, содержащий информационные входы для предварительной установки в произвольное состояние.
При работе в режиме вычитания состояния счетчика изменяются от D
пpoгp до. Когда счетчик находится в нулевом состоянии, по фронту тактового импульса происходит запись логического нуля с выхода заема « ⩽ 0 » в триггер, что обеспечивает очередную установку счетчика в состояние D
пpoгp
. Таким образом, число состояний счетчика равно (D
пpoгp
+1), следовательно, k
дeл
= ч D
пpoгp
+ 1.
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа
вх.
f
1
Q
2
Q
3
Q
4
Q
S
R
вых.
Q
вых.
Q
t
t
t
t
t
t
t
t
t
зд.
t
12 11 10 9
8 7
6 5
4 3
2 Рис. 5.32 – Временные диаграммы делителя частоты с коэффициентом деления
k
дел
= 12
T
D
C
CT2
15
³
0
£
Q0
Q1
Q2
Q3
D1
D3
D2
D0
V
R
+1
-1
вх.
f
вх.
вых.
прогр.
D
+1
f
f
=
4
прогр.
D
DD1
DD2
Рис. 5.33 – Функциональная схема делителя частоты с программируемым коэффициентом деления
устройства последовательностного типа
вх.
f
1
Q
2
Q
3
Q
4
Q
S
R
вых.
Q
вых.
Q
t
t
t
t
t
t
t
t
t
зд.
t
12 11 10 9
8 7
6 5
4 3
2 Рис. 5.32 – Временные диаграммы делителя частоты с коэффициентом деления
k
дел
= 12
T
D
C
CT2
15
³
0
£
Q0
Q1
Q2
Q3
D1
D3
D2
D0
V
R
+1
-1
вх.
f
вх.
вых.
прогр.
D
+1
f
f
=
4
прогр.
D
DD1
DD2
Рис. 5.33 – Функциональная схема делителя частоты с программируемым коэффициентом деления
Контрольные вопросы по главе Временные диаграммы работы программируемого делителя частоты при D
пpoгp
=
= 7 представлены на рис. 5.34.
t
t
t
вх.
f
0 1
2 7
7 3
4 5
6 3
4 5
6 Состояния счетчика
0
£
вых.
Q
вых.
Q
t
Рис. 5.34 – Временные диаграммы программируемого делителя частоты при
D
пpoгp
= Контрольные вопросы по главе 5 1) Определить двоичный код a
3
a
2
a
1
a
0
, формируемый на выходе схемы при замыкании ключа 2
4 8
1 2
4 8
16
SA
3
a
2
a
1
a
0
a
пpoгp
=
= 7 представлены на рис. 5.34.
t
t
t
вх.
f
0 1
2 7
7 3
4 5
6 3
4 5
6 Состояния счетчика
0
£
вых.
Q
вых.
Q
t
Рис. 5.34 – Временные диаграммы программируемого делителя частоты при
D
пpoгp
= Контрольные вопросы по главе 5 1) Определить двоичный код a
3
a
2
a
1
a
0
, формируемый на выходе схемы при замыкании ключа 2
4 8
1 2
4 8
16
SA
3
a
2
a
1
a
0
a
Глава 5. Цифровые микроэлектронные
устройства последовательностного типа) Определить коэффициент пересчета счетчика 2
4 8
9
³
CT2
R
1 2
4 8
+1
+1
T
&
3) Определить восьмиразрядное слово на выходе регистра после замыкания ключа:
+5В
1 8
8
RG
DO
DI
OE
5AH
STB
R
SA
4) Определить уровни сигналов на выходах восьмиразрядного суммирующего двоичного счетчика после поступления на его вход 90 импульсов, если счетчик находился в 175 состоянии) Указать назначение вывода «13» двоичного счетчика 15
³
0
£
Q0
Q1
Q2
Q3 5
4 15 1
10 9
11 14 3
2 6
7 12
+1
-1
R
13
D1
D3
D2
D0
V
устройства последовательностного типа) Определить коэффициент пересчета счетчика 2
4 8
9
³
CT2
R
1 2
4 8
+1
+1
T
&
3) Определить восьмиразрядное слово на выходе регистра после замыкания ключа:
+5В
1 8
8
RG
DO
DI
OE
5AH
STB
R
SA
4) Определить уровни сигналов на выходах восьмиразрядного суммирующего двоичного счетчика после поступления на его вход 90 импульсов, если счетчик находился в 175 состоянии) Указать назначение вывода «13» двоичного счетчика 15
³
0
£
Q0
Q1
Q2
Q3 5
4 15 1
10 9
11 14 3
2 6
7 12
+1
-1
R
13
D1
D3
D2
D0
V
Глава ЗАПОМИНАЮЩИЕ УСТРОЙСТВА Общие положения
К запоминающим устройствам (ЗУ) относят устройства, предназначенные для записи, хранения и считывания информации. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Хранение отдельных битов и слов осуществляется с помощью триггеров или регистров. Для хранения больших объемов информации разработаны специальные микросхемы памяти, которые представляют собой функционально и конструктивно законченные микроэлектронные изделия, предназначенные для реализации оперативных и постоянных запоминающих устройств.
Оперативные запоминающие устройства (ОЗУ) в рабочем режиме допускают запись, хранение и считывание информации. В постоянных запоминающих устройствах (ПЗУ) хранится информация,
предназначенная только для считывания.
Микросхемы ПЗУ в отличие от ОЗУ энергонезависимы, то есть информация в них не стирается при отключении питания. ПЗУ относятся к комбинационным,
а ОЗУ — к последовательностным цифровым устройствам.
Для хранения одного бита информации в микросхемах памяти используются запоминающие элементы (ЗЭ). Для хранения многоразрядных чисел (слов) несколько запоминающих элементов объединяются в ячейки памяти (ЯП). В настоящее время используется главным образом адресный принцип хранения информации,
предусматривающий наличие у каждой ячейки памяти определенного номера (ад
6.2 Принцип построения ЗУ с произвольным доступом формирователи сигналов, обеспечивающие сопряжение накопителя с внешней средой.
Используется большое число разновидностей ЗЭ с числом компонентов (транзисторов, диодов и др) от одного до восьми. В накопитель отдельные ЗЭ объединяются системой линий.
Вариант схемотехнического построения ЗЭ статического ОЗУ представлен на рис. 6.1.
5 В В
РЛ
АЛ
VT1
VT2
а
б
Рис. 6.1 – Электрическая схема (аи условное обозначение (б) запоминающего элемента статического биполярного ОЗУ
Схема представляет собой триггер, построенный на двух логических элементах И-НЕ ТТЛ. К накопителю ЗЭ подключается двумя линиями адресной (АЛ)
и разрядной (РЛ). В зависимости от комбинации напряжений на этих линиях ЗЭ
может работать водном из трех режимов хранения информации, записи, считы- вания.
В режиме хранения на адресной линии поддерживается напряжение низкого уровня, а на разрядной линии — напряжение +1, 5 В. При этом один из транзисторов открыта другой закрыт, и ток открытого транзистора протекает через эмиттерный переход, связанный с адресной линией.
Для обращения к ЗЭ с целью записи или считывания на АЛ формируется разрешающий сигнал в виде напряжения высокого уровня.
В режиме записи нужное состояние ЗЭ задают подачей на разрядную линию напряжения высокого или низкого уровня при подаче напряжения низкого уровня транзистор VT1 включается, а VT2 выключается при подаче напряжения высокого уровня — наоборот.
При считывании состояние ЗЭ определяют по наличию или отсутствию тока в РЛ.
При наличии одной АЛ возможно обращение к ЗЭ только по одной координате. Для двухкоординатного обращения используют трехэммитерные транзисторы и с помощью дополнительных эмиттеров организуют вторую адресную линию.
Схема ЗЭ динамического ОЗУ приведена на рис. 6.2.
6.2 Принцип построения ЗУ с произвольным доступом
99
В эмиттерной цепи транзистора ЗЭ предусмотрена плавкая перемычка (П, которая в необходимых случаях пережигается при программировании ЗУ. При обращении к ЗЭ по АЛ в случае неразрушенной перемычки в РЛ будет протекать эмиттерный ток транзистора, а в случае разрушенной перемычки ток течь не будет.
При построении накопителей отдельные ЗЭ объединяются с помощью соответствующих линий. В основном используются два способа организации накопителей словарный и матричный. Словарная организация предусматривает одновременное обращение к нескольким ЗЭ, находящимся в строке (к одному слову).
На рис. 6.4, a показан пример накопителя со словарной организацией. В нем использован ЗЭ, схема которого представлена на рис. 6.1. Адрес выбираемой строки определяется подачей разрешающего сигнала на соответствующую АЛ. В накопителе матричного типа (рис. 6.4, б) обеспечивается обращение к каждому ЗЭ
независимо от других. Выбор требуемого ЗЭ в данном случае задается пересечением соответствующих адресных линий по координатами, на которые поданы разрешающие сигналы.
а
б
А
д ре сны е линии Ра зрядные линии
А
д ре сны е линии XАд ресные линии Разрядная линия
Рис. 6.4 – Накопители со словарной (аи матричной (б) организацией
Структура ЗУ, которая наиболее полно соответствует статическому ОЗУ с матричным накопителем, представлена на рис. 6.5.
ЗУ (рис. 6.5) содержит накопитель (НК) и элементы обрамления дешифратор строки (Дш X ), дешифратор столбца (Дш Y), устройство управления (УУ), усилитель записи (УЗ, усилитель считывания (УС. Разрешающие сигналы по одной строке и одному столбцу накопителя, определяющие адресованную ячейку, формируются с помощью дешифраторов Дш X и Дш Y на основе двоичного кода адресной шины A. При словарной организации накопителя для обращения к отдельным разрядам строки могут включаться дополнительные мультиплексоры и демультиплексоры Глава 6. Запоминающие устройства
НК
УЗ
УС
УУ
Дш
X
Дш
Y
A
DI
DO
CS
RD
/
WR
Рис. 6.5 – Структура статического ОЗУ с матричным накопителем
Устройство управления задает режим работы ЗУ в соответствии с комбинацией сигналов и Значение CS = 1 определяет работу ЗУ в режиме хранения информации. При этом отсутствует прием информации по входу DI, а выход DO если он может принимать три состояния) находится в состоянии «выключено».
Подача сигнала CS = 0 определяет выбор данной микросхемы для записи или считывания. Информация со входа DI записывается в адресованную ячейку при = 0 или считывается из адресованной ячейки при WR/RD = 1.
6.3 Особенности построения постоянных ЗУ
Среди микросхем ПЗУ выделяют две основные разновидности масочные ПЗУ (ROM), программирование которых выполняется в процессе их изготовления программируемые ПЗУ (PROM), программирование которых осуществляется пользователем.
При изготовлении масочных ПЗУ обычно на кристалле полупроводника вначале создаются все ЗЭ, а затем на заключительных технологических операциях с помощью индивидуальных для конкретных заказчиков фотошаблонов формируется требуемая сеть соединений, определяющая записываемую информацию. Такие ПЗУ оказываются более дешевыми, имеют более простую структуру, высокую надежность.
ПЗУ, изготовленные для программирования пользователем, имеют более сложную структуру, что обусловлено необходимостью введения плавких перемычек в каждый ЗЭ;
К запоминающим устройствам (ЗУ) относят устройства, предназначенные для записи, хранения и считывания информации. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Хранение отдельных битов и слов осуществляется с помощью триггеров или регистров. Для хранения больших объемов информации разработаны специальные микросхемы памяти, которые представляют собой функционально и конструктивно законченные микроэлектронные изделия, предназначенные для реализации оперативных и постоянных запоминающих устройств.
Оперативные запоминающие устройства (ОЗУ) в рабочем режиме допускают запись, хранение и считывание информации. В постоянных запоминающих устройствах (ПЗУ) хранится информация,
предназначенная только для считывания.
Микросхемы ПЗУ в отличие от ОЗУ энергонезависимы, то есть информация в них не стирается при отключении питания. ПЗУ относятся к комбинационным,
а ОЗУ — к последовательностным цифровым устройствам.
Для хранения одного бита информации в микросхемах памяти используются запоминающие элементы (ЗЭ). Для хранения многоразрядных чисел (слов) несколько запоминающих элементов объединяются в ячейки памяти (ЯП). В настоящее время используется главным образом адресный принцип хранения информации,
предусматривающий наличие у каждой ячейки памяти определенного номера (ад
Глава 6. Запоминающие устройства
реса), который в явном или в неявном виде должен быть указан при обращении к ЗУ. Кроме адресных ЗУ, ограниченное применение находят ассоциативные ЗУ,
в которых поиски считывание информации происходит не по ее адресу, а по некоторому признаку самой информации, хранящемуся в слове.
Микросхемы памяти как функциональные узлы характеризуются совокупностью адресных, информационных и управляющих сигналов, передаваемых по шине адреса, шинам данных и шине управления.
Основными характеристиками микросхем памяти являются информационная емкость M, определяемая произведением числа хранимых в памяти слов
(k
cлoв
) на их разрядность m ∶
M
= k
cлoв
× m = 2
n
× m[бит],
где n — разрядность шины адреса m — разрядность шины данных информационная емкость может измеряться в килобитах (1 Кбит = 2 10
= 1024 бит),
мегабитах (1 Мбит = 2 10
= 1024 (Кбит, байтах (1 байт = 8 бит, килобайтах,
мегабайтах и т. д быстродействие, определяемое временем цикла обращения к памяти удельная мощность, определяемая отношением потребляемой мощности к информационной емкости.
Рациональная организация памяти обычно предусматривает применение иерархической структуры ЗУ.
6.2 Принцип построения ЗУ с произвольным доступом
По виду доступа к информации различают ЗУ с произвольным доступом (с произвольной выборкой — ЗУПВ) и последовательным доступом.
Произвольный доступ предполагает возможность обращения к отдельным ЗЭ
с целью записи или считывания в любом требуемом для конкретных условий порядке. Последовательный доступ предусматривает обращение к отдельным ЗЭ
только в порядке возрастания или убывания их номеров (адресов).
На кристалле каждой микросхемы памяти формируется накопитель и схемы обрамления.
Накопитель представляет собой регулярную структуру из отдельных ЗЭ, число которых равно числу бит хранимой информации. К схемам обрамления относятся дешифраторы выбора адресов ЗЭ;
• элементы управления режимами работы ЗУ;
реса), который в явном или в неявном виде должен быть указан при обращении к ЗУ. Кроме адресных ЗУ, ограниченное применение находят ассоциативные ЗУ,
в которых поиски считывание информации происходит не по ее адресу, а по некоторому признаку самой информации, хранящемуся в слове.
Микросхемы памяти как функциональные узлы характеризуются совокупностью адресных, информационных и управляющих сигналов, передаваемых по шине адреса, шинам данных и шине управления.
Основными характеристиками микросхем памяти являются информационная емкость M, определяемая произведением числа хранимых в памяти слов
(k
cлoв
) на их разрядность m ∶
M
= k
cлoв
× m = 2
n
× m[бит],
где n — разрядность шины адреса m — разрядность шины данных информационная емкость может измеряться в килобитах (1 Кбит = 2 10
= 1024 бит),
мегабитах (1 Мбит = 2 10
= 1024 (Кбит, байтах (1 байт = 8 бит, килобайтах,
мегабайтах и т. д быстродействие, определяемое временем цикла обращения к памяти удельная мощность, определяемая отношением потребляемой мощности к информационной емкости.
Рациональная организация памяти обычно предусматривает применение иерархической структуры ЗУ.
6.2 Принцип построения ЗУ с произвольным доступом
По виду доступа к информации различают ЗУ с произвольным доступом (с произвольной выборкой — ЗУПВ) и последовательным доступом.
Произвольный доступ предполагает возможность обращения к отдельным ЗЭ
с целью записи или считывания в любом требуемом для конкретных условий порядке. Последовательный доступ предусматривает обращение к отдельным ЗЭ
только в порядке возрастания или убывания их номеров (адресов).
На кристалле каждой микросхемы памяти формируется накопитель и схемы обрамления.
Накопитель представляет собой регулярную структуру из отдельных ЗЭ, число которых равно числу бит хранимой информации. К схемам обрамления относятся дешифраторы выбора адресов ЗЭ;
• элементы управления режимами работы ЗУ;
6.2 Принцип построения ЗУ с произвольным доступом формирователи сигналов, обеспечивающие сопряжение накопителя с внешней средой.
Используется большое число разновидностей ЗЭ с числом компонентов (транзисторов, диодов и др) от одного до восьми. В накопитель отдельные ЗЭ объединяются системой линий.
Вариант схемотехнического построения ЗЭ статического ОЗУ представлен на рис. 6.1.
5 В В
РЛ
АЛ
VT1
VT2
а
б
Рис. 6.1 – Электрическая схема (аи условное обозначение (б) запоминающего элемента статического биполярного ОЗУ
Схема представляет собой триггер, построенный на двух логических элементах И-НЕ ТТЛ. К накопителю ЗЭ подключается двумя линиями адресной (АЛ)
и разрядной (РЛ). В зависимости от комбинации напряжений на этих линиях ЗЭ
может работать водном из трех режимов хранения информации, записи, считы- вания.
В режиме хранения на адресной линии поддерживается напряжение низкого уровня, а на разрядной линии — напряжение +1, 5 В. При этом один из транзисторов открыта другой закрыт, и ток открытого транзистора протекает через эмиттерный переход, связанный с адресной линией.
Для обращения к ЗЭ с целью записи или считывания на АЛ формируется разрешающий сигнал в виде напряжения высокого уровня.
В режиме записи нужное состояние ЗЭ задают подачей на разрядную линию напряжения высокого или низкого уровня при подаче напряжения низкого уровня транзистор VT1 включается, а VT2 выключается при подаче напряжения высокого уровня — наоборот.
При считывании состояние ЗЭ определяют по наличию или отсутствию тока в РЛ.
При наличии одной АЛ возможно обращение к ЗЭ только по одной координате. Для двухкоординатного обращения используют трехэммитерные транзисторы и с помощью дополнительных эмиттеров организуют вторую адресную линию.
Схема ЗЭ динамического ОЗУ приведена на рис. 6.2.
Глава 6. Запоминающие устройства
а
б
VT1
VT2
зэ
С
VT3
РЛз
РЛсч
АЛз
АЛсч
Рис. 6.2 – Электрическая схема (аи условное обозначение (б) запоминающего элемента динамического ОЗУ
Запоминающий элемент реализован на трех МОП-транзисторах, причем элементом хранения информации является конденсатор C
зэ
. В данном случае используются отдельные адресные и разрядные линии при записи и считывании информации. В процессе записи информации при разрешающем сигнале АЛз обеспечивается заряд C
зэ от РЛз через открытый транзистор VT2. Считывание информации производится по РЛсч через VT1 и VT3 при разрешающем сигнале АЛсч.
Для построения накопителей постоянных ЗУ применяются ЗЭ с более простой структурой, например представленной на рис. 6.3.
а
б
АЛ
РЛ
VT
П
+E
Рис. 6.3 – Электрическая схема (аи условное обозначение (б) запоминающего элемента постоянного ЗУ
а
б
VT1
VT2
зэ
С
VT3
РЛз
РЛсч
АЛз
АЛсч
Рис. 6.2 – Электрическая схема (аи условное обозначение (б) запоминающего элемента динамического ОЗУ
Запоминающий элемент реализован на трех МОП-транзисторах, причем элементом хранения информации является конденсатор C
зэ
. В данном случае используются отдельные адресные и разрядные линии при записи и считывании информации. В процессе записи информации при разрешающем сигнале АЛз обеспечивается заряд C
зэ от РЛз через открытый транзистор VT2. Считывание информации производится по РЛсч через VT1 и VT3 при разрешающем сигнале АЛсч.
Для построения накопителей постоянных ЗУ применяются ЗЭ с более простой структурой, например представленной на рис. 6.3.
а
б
АЛ
РЛ
VT
П
+E
Рис. 6.3 – Электрическая схема (аи условное обозначение (б) запоминающего элемента постоянного ЗУ
6.2 Принцип построения ЗУ с произвольным доступом
99
В эмиттерной цепи транзистора ЗЭ предусмотрена плавкая перемычка (П, которая в необходимых случаях пережигается при программировании ЗУ. При обращении к ЗЭ по АЛ в случае неразрушенной перемычки в РЛ будет протекать эмиттерный ток транзистора, а в случае разрушенной перемычки ток течь не будет.
При построении накопителей отдельные ЗЭ объединяются с помощью соответствующих линий. В основном используются два способа организации накопителей словарный и матричный. Словарная организация предусматривает одновременное обращение к нескольким ЗЭ, находящимся в строке (к одному слову).
На рис. 6.4, a показан пример накопителя со словарной организацией. В нем использован ЗЭ, схема которого представлена на рис. 6.1. Адрес выбираемой строки определяется подачей разрешающего сигнала на соответствующую АЛ. В накопителе матричного типа (рис. 6.4, б) обеспечивается обращение к каждому ЗЭ
независимо от других. Выбор требуемого ЗЭ в данном случае задается пересечением соответствующих адресных линий по координатами, на которые поданы разрешающие сигналы.
а
б
А
д ре сны е линии Ра зрядные линии
А
д ре сны е линии XАд ресные линии Разрядная линия
Рис. 6.4 – Накопители со словарной (аи матричной (б) организацией
Структура ЗУ, которая наиболее полно соответствует статическому ОЗУ с матричным накопителем, представлена на рис. 6.5.
ЗУ (рис. 6.5) содержит накопитель (НК) и элементы обрамления дешифратор строки (Дш X ), дешифратор столбца (Дш Y), устройство управления (УУ), усилитель записи (УЗ, усилитель считывания (УС. Разрешающие сигналы по одной строке и одному столбцу накопителя, определяющие адресованную ячейку, формируются с помощью дешифраторов Дш X и Дш Y на основе двоичного кода адресной шины A. При словарной организации накопителя для обращения к отдельным разрядам строки могут включаться дополнительные мультиплексоры и демультиплексоры Глава 6. Запоминающие устройства
НК
УЗ
УС
УУ
Дш
X
Дш
Y
A
DI
DO
CS
RD
/
WR
Рис. 6.5 – Структура статического ОЗУ с матричным накопителем
Устройство управления задает режим работы ЗУ в соответствии с комбинацией сигналов и Значение CS = 1 определяет работу ЗУ в режиме хранения информации. При этом отсутствует прием информации по входу DI, а выход DO если он может принимать три состояния) находится в состоянии «выключено».
Подача сигнала CS = 0 определяет выбор данной микросхемы для записи или считывания. Информация со входа DI записывается в адресованную ячейку при = 0 или считывается из адресованной ячейки при WR/RD = 1.
6.3 Особенности построения постоянных ЗУ
Среди микросхем ПЗУ выделяют две основные разновидности масочные ПЗУ (ROM), программирование которых выполняется в процессе их изготовления программируемые ПЗУ (PROM), программирование которых осуществляется пользователем.
При изготовлении масочных ПЗУ обычно на кристалле полупроводника вначале создаются все ЗЭ, а затем на заключительных технологических операциях с помощью индивидуальных для конкретных заказчиков фотошаблонов формируется требуемая сеть соединений, определяющая записываемую информацию. Такие ПЗУ оказываются более дешевыми, имеют более простую структуру, высокую надежность.
ПЗУ, изготовленные для программирования пользователем, имеют более сложную структуру, что обусловлено необходимостью введения плавких перемычек в каждый ЗЭ;
Контрольные вопросы по главе 6
1 ... 6 7 8 9 10 11 12 13 ... 18
101
• введением дополнительных элементов, через которые выполняется про- граммирование.
Для многих применений очень удобными являются репрограммируемые постоянные ЗУ (RPROM), допускающие выполнение многих циклов перепрограммирования с предшествующим стиранием ненужной информации (число циклов репрограммирования у различных типов РПЗУ колеблется от десятков до десятков тысяч. В ЗЭ таких устройств чаще всего используются МОП-транзисторы с двухслойной структурой диэлектрика или с дополнительными плавающими затворами,
позволяющие за счет введения избыточного заряда при программировании изменять пороговое напряжение, при котором отпираются транзисторы. РПЗУ изготавливают также на основе аморфных полупроводников, приборов с зарядовой связью, сегнетоэлектрических МОП-структур. Стоимость РПЗУ высока, поэтому они применяются в первую очередь там, где свойство перепрограммируемости является определяющим.
В перепрограммируемых ПЗУ стирание информации производится электрическим путем, причем в этом случае часто возможно не только общее стирание, разрушающее информацию во всей микросхеме, но и избирательное (байтовое) стирание с последующим выполнением байтовой записи ультрафиолетовым облучением микросхемы в течение нескольких десятков минут, причем информация разрушается полностью во всей микросхеме.
Постоянные ЗУ можно рассматривать как универсальные элементы, позволяющие хранить произвольные записанные в них коды. Имеется целое направление проектирования узлов цифровой техники на базе таких ЗУ.
Еще одной разновидностью ПЗУ являются программируемые логические матрицы (ПЛМ).
Контрольные вопросы по главе 6 1) Определить информационную емкость ПЗУ) Определить восьмиразрядное слово a
7
a
6
a
5
a
4
a
3
a
2
a
1
a
0
, которое необходимо подать на входы ОЗУ для записи логической единицы в ю ячейку
Глава 6. Запоминающие устройства) Определить емкость ОЗУ 2
3
RAM
4
CS
WR
0
A
DB
5 10 4) Определить уровни сигналов на входах ПЗУ при считывании информации из 9 ячейки
3
RAM
4
CS
WR
0
A
DB
5 10 4) Определить уровни сигналов на входах ПЗУ при считывании информации из 9 ячейки
Контрольные вопросы по главе 6
103
5) Определить количество ячеек памяти ПЗУ
103
5) Определить количество ячеек памяти ПЗУ
Глава ОСНОВНЫЕ СХЕМОТЕХНИЧЕСКИЕ
СТРУКТУРЫ ЦИФРОВОЙ ИНТЕГРАЛЬНОЙ
МИКРОЭЛЕКТРОНИКИ
Серии цифровых интегральных микросхем включают в себя широкую номенклатуру схем различной степени сложности. В тоже время схемотехническую основу серии составляет схема базового логического элемента, которая реализует какие-либо логические функции и служит элементной базой всех интегральных микросхем серии, определяя их статические и динамические параметры. Как правило, базовые логические элементы выполняют логические операции И-НЕ либо
ИЛИ-НЕ, образующие универсальные логические базисы. Разнообразие типов базовых логических элементов объясняется тем, что каждый из них обладает определенными преимуществами по электрическими эксплуатационным характеристиками параметрами ориентированна свою область применения.
Среди современных потенциальных цифровых интегральных микросхем доминируют три схемно-технологических направления построения интегральных микросхем транзисторно-транзисторная логика (с диодами Шоттки), эмиттерно-связанная логика, логика на комплементарных МДП-транзисторах (КМОП-логика).
7.1 Базовые логические элементы транзисторно- транзисторной логики
К достоинствам базовых логических элементов ТТЛ относится высокий уровень схемно-технологической проработки, а также хорошие электрические параметры и характеристики
7.1 Базовые логические элементы транзисторно-транзисторной логики сравнительно высокое быстродействие при средней потребляемой мощности или среднее быстродействие при малой потребляемой мощности малая работа переключения высокая абсолютная и относительная помехоустойчивость высокая статическая и динамическая нагрузочная способность.
Выводы
Таким образом, в базовых логических элементах ТТЛ удачно сочетаются высокие схемотехнические, технологические, логические и конструктивные качества.
Базовые логические элементы ТТЛ являются элементной базой для микросхем среднего и высокого быстродействия.
Базовые логические элементы ТТЛ реализуют логическую функцию И-НЕ (являются элементами Шеффера) и содержат каскад на многоэмиттерном транзисторе, выполняющий логическую функцию И, и транзисторный ключ-инвертор.
В зависимости от реализации ключа-инвертора выделяются различные модификации элементов ТТЛ-типа. Модификация, как правило, преследует одну или несколько целей, связанных с улучшением электрических и эксплуатационных характеристики параметров увеличение нагрузочной способности, уменьшение задержек распространения сигналов, увеличение порогового напряжения и логического перепада, уменьшение мощности потребления и т. п.
Наилучшими статическими параметрами обладает схема базового логического элемента ТТЛ со сложным инвертором и корректирующей цепочкой, представленная на рис. 7.1.
VT1
МЭТ
Y
Uип
VT3
VD3
VT4
R3
R4
VT2
R1
R2
R5
X1
X2
VD1 Рис. 7.1 – Схема базового логического элемента ТТЛ
7.1 Базовые логические элементы транзисторно-транзисторной логики
107
где н выходной ток, отдаваемый в нагрузку выключенным элементом. Когда в качестве нагрузки выступают входы аналогичных базовых логических элементов, ток нагрузки определяется как:
I
1
н
= k
paз
I
1
вx
= з U
0
− следовательно E − з+ 1
) (
E
− U
0
− U
∗
) ≈ E − При увеличении u
вx.1
потенциалы на базах МЭТ и VT1 возрастают в соответствии с выражениями:
u
б.мэт
= в+ б в+ U
ocт.мэт
.
(7.6)
Когда напряжение u
вx.1
становится равным пороговому напряжению п, потенциал б 2U
∗
, транзисторы VT1, VT2 и VT4 открываются, а транзистор закрывается. Из выражения (7.6) находим:
U
пop
= 2U
∗
− U
ocт.мэт
.
(7.7)
После включения транзистора VT1 потенциал на базе МЭТ устанавливается на уровне U
′′б.мэт
= б+ u
бк.мэт
≈ 3U
∗
. Ток базы МЭТ определяется выражением:
I
′′
б.мэт
=
E
− U
′′б.мэт
R
1
≈
E
− При дальнейшем увеличении u
вx.1
все эмиттерные переходы МЭТ оказываются запертыми, МЭТ работает в инверсном активном режиме и через каждый из эмиттерных переходов втекает входной ток логической единицы:
I
1
вx
= β
I
I
′′
б.мэт
≈ β
I
E
− Через коллекторный переход МЭТ в базу VT1 течет ток, вызывающий его на- сыщение:
I
б.1
= I
′′
б.мэт
+ k
oб
I
1
вx
=
(1 + б) I
′′
б.мэт
≈
(1 + б На выходе схемы устанавливается напряжение логического нуля U
кэ.4,нac
= m3
T
ln
β
+ н+ н где н коэффициент насыщения транзистора Помехозащищенность элемента по уровню логического нуля пи по уровню логической единицы п определяется выражениями:
U
0
п
= п U
0
= 2U
∗
− U
ocт.мэт
− U
0
,
(7.10)
7.1 Базовые логические элементы транзисторно-транзисторной логики
109
Базовые логические элементы ТТЛ с диодами и транзисторами
Шоттки
Основным фактором, ограничивающим быстродействие базовых логических элементов ТТЛ, является наличие интервала рассасывания неосновных носителей заряда в базе на этапе выключения,
обусловленного работой включенного транзистора в режиме насы- щения.
Эффективный способ устранения или уменьшения насыщения связан с использованием диодов Шоттки, которые включают параллельно коллекторным переходам. В интегральных схемах диод Шоттки вместе с биполярным транзистором составляет единую структуру — транзистор Шоттки (рис. 7.2).
бш
i
б
i
ш
i
кш
i
к
i
Рис. 7.2 – Транзистор Шоттки
Когда транзистор работает в активном режиме, на коллекторном переходе действует отрицательное напряжение, поэтому диод Шоттки закрыт и не влияет на работу транзистора. Приросте тока базы напряжение на коллекторном переходе становится положительными, когда u
бк
= U
пop.ш
, диод Шоттки открывается. При этом ток базы транзистора уменьшается
(i
бш
= б шаток коллекторной цепи становится равным i
кш
= к+ ш. Так как пороговое напряжение перехода Шоттки меньше порогового напряжения перехода, можно считать, в транзисторе Шотт- ки избыточный заряд в базе не накапливается и интервал рассасывания неосновных носителей отсутствует.
Модификация базового логического элемента ТТЛ с транзисторами Шоттки
(ТТЛШ) представлена на рис. В усилителе мощности элемента использован составной транзистор (VT3, причем транзистор VT4 является обычным биполярным транзистором, поскольку на его коллекторном переходе всегда сохраняется обратное смещение.
Повышение быстродействия базовых логических элементов ТТЛШ обусловлено не только устранением интервала рассасывания неосновных носителей заряда в базе транзисторов, но и сокращением длительностей стадий спада и нарастания выходного потенциала. Это объясняется тем, что транзисторы Шоттки не легированы золотом и имеют в 2–3 раза большие значения коэффициента передачи тока базы, чем обычные транзисторы в микросхемах ТТЛ, легируемые золотом
7.2 Базовые логические элементы
на комплементарных МДП-транзисторах
111
ванными каналами дополняющих типов проводимости (базовые логические элементы КМОП). Их характеризуют малое потребление мощности в статических режимах высокое быстродействие повышенная помехоустойчивость.
Базовый логический элемент КМОП в основном потребляет динамическую мощность, которая идет на зарядку паразитных емкостей и возрастает с увеличением частоты переключения.
Базовый логический элемент реализует логическую функцию НЕ. Схема базового логического элемента КМОП представлена на рис. Транзистор типа (VT2) является управляющим, а транзистор типа (VT1) нагрузочным. Подложки транзисторов соединены с истоками, что позволяет избежать отпирание переходов «исток-подложка». Защитная цепочка на входе элемента состоит из сопротивления R и охранных диодов VD1
−VD3, которые ограничивают входное напряжение на уровнях в U
ип
+ ив. Источник питания не должен иметь разнополярных выбросов напряжения питания,
превышающих предельные для интегральных микросхем на МДП-транзисторах значения U
ип.min
= −0, 5 В и U
ип.max
= 15 В. При U
ип
< U
ип.min возникает перегрузка диодов прямым током, а при U
ип
> U
ип.max возможен пробой оксида.
СТРУКТУРЫ ЦИФРОВОЙ ИНТЕГРАЛЬНОЙ
МИКРОЭЛЕКТРОНИКИ
Серии цифровых интегральных микросхем включают в себя широкую номенклатуру схем различной степени сложности. В тоже время схемотехническую основу серии составляет схема базового логического элемента, которая реализует какие-либо логические функции и служит элементной базой всех интегральных микросхем серии, определяя их статические и динамические параметры. Как правило, базовые логические элементы выполняют логические операции И-НЕ либо
ИЛИ-НЕ, образующие универсальные логические базисы. Разнообразие типов базовых логических элементов объясняется тем, что каждый из них обладает определенными преимуществами по электрическими эксплуатационным характеристиками параметрами ориентированна свою область применения.
Среди современных потенциальных цифровых интегральных микросхем доминируют три схемно-технологических направления построения интегральных микросхем транзисторно-транзисторная логика (с диодами Шоттки), эмиттерно-связанная логика, логика на комплементарных МДП-транзисторах (КМОП-логика).
7.1 Базовые логические элементы транзисторно- транзисторной логики
К достоинствам базовых логических элементов ТТЛ относится высокий уровень схемно-технологической проработки, а также хорошие электрические параметры и характеристики
7.1 Базовые логические элементы транзисторно-транзисторной логики сравнительно высокое быстродействие при средней потребляемой мощности или среднее быстродействие при малой потребляемой мощности малая работа переключения высокая абсолютная и относительная помехоустойчивость высокая статическая и динамическая нагрузочная способность.
Выводы
Таким образом, в базовых логических элементах ТТЛ удачно сочетаются высокие схемотехнические, технологические, логические и конструктивные качества.
Базовые логические элементы ТТЛ являются элементной базой для микросхем среднего и высокого быстродействия.
Базовые логические элементы ТТЛ реализуют логическую функцию И-НЕ (являются элементами Шеффера) и содержат каскад на многоэмиттерном транзисторе, выполняющий логическую функцию И, и транзисторный ключ-инвертор.
В зависимости от реализации ключа-инвертора выделяются различные модификации элементов ТТЛ-типа. Модификация, как правило, преследует одну или несколько целей, связанных с улучшением электрических и эксплуатационных характеристики параметров увеличение нагрузочной способности, уменьшение задержек распространения сигналов, увеличение порогового напряжения и логического перепада, уменьшение мощности потребления и т. п.
Наилучшими статическими параметрами обладает схема базового логического элемента ТТЛ со сложным инвертором и корректирующей цепочкой, представленная на рис. 7.1.
VT1
МЭТ
Y
Uип
VT3
VD3
VT4
R3
R4
VT2
R1
R2
R5
X1
X2
VD1 Рис. 7.1 – Схема базового логического элемента ТТЛ
Глава 7. Основные схемотехнические
структуры цифровой интегральной микроэлектроники
Сложный инвертор состоит из фазораспределяющего каскада (VT1, R2), содержащего корректирующую цепочку (VT2, R3, R4), и выходного двухтактного усилителя мощности (VT3, VT4, VD3, R5). Фазораспределяющий каскад предназначен для противофазного переключения транзисторов VT3 и VT4, а корректирующая цепочка обеспечивает повышение помехоустойчивости базового логического элемента. Для защиты многоэмиттерного транзистора от помех отрицательной полярности, возникающих в линиях связи, на входах базового логического элемента включены диоды VD1, Статические параметры
Предположим, что на одном из входов схемы рис. 7.1 напряжение плавно изменяется от уровня логического нуля до уровня логической единицы, а на остальных
k
oб
− 1 входах поддерживается неизменным, равным уровню логической единицы.
Когда в U
0
, то соответствующий эмиттерный переход МЭТ открыт и потенциал его базы U
′
б.мэт
= U
0
+ U
∗
, где U
∗
— падение напряжения на прямосмещен- ном p-n-переходе.
Ток базы МЭТ определяется выражением:
I
′
б.мэт
=
E
− U
′
б.мэт
R
1
=
E
− U
0
− Коллекторный переход МЭТ также открыт, поэтому б эмиттерных переходов МЭТ работают в инверсном активном режиме и через каждый из них втекает входной ток логической единицы:
I
1
вx
= β
I
I
′
б.мэт
= β
I
E
− U
0
− Через открытый эмиттерный переход вытекает входной ток логического нуля:
lI
0
вx
= I
′
б.мэт
+
(k
oб
− в + (б 1
) β
I
]I
′
б.мэт
=
=
[1 + (б 1
) β
I
]
E
− U
0
− Потенциал на базе транзистора VT1 равен:
U
б.1
= U
0
+ U
ocт.мэт
< где U
ocт.мэт
— остаточное напряжение на насыщенном МЭТ.
Остаточное напряжение U
ocт.мэт определяется выражением:
U
ocт.мэт
= m3
T
ln
1
+ k
oб
β
I
β
I
,
где 3
T
— тепловой потенциал m =
(1÷2) — параметр аппроксимации вольт-амперных характеристик транзистора. Транзисторы VT1, VT2, VT4 закрыты, транзистор открыт, и на выходе схемы устанавливается напряжение логической единицы E − 2U
∗
− б E − 2U
∗
−
R
2
β
3
+ н E − 2U
∗
,
(7.3)
структуры цифровой интегральной микроэлектроники
Сложный инвертор состоит из фазораспределяющего каскада (VT1, R2), содержащего корректирующую цепочку (VT2, R3, R4), и выходного двухтактного усилителя мощности (VT3, VT4, VD3, R5). Фазораспределяющий каскад предназначен для противофазного переключения транзисторов VT3 и VT4, а корректирующая цепочка обеспечивает повышение помехоустойчивости базового логического элемента. Для защиты многоэмиттерного транзистора от помех отрицательной полярности, возникающих в линиях связи, на входах базового логического элемента включены диоды VD1, Статические параметры
Предположим, что на одном из входов схемы рис. 7.1 напряжение плавно изменяется от уровня логического нуля до уровня логической единицы, а на остальных
k
oб
− 1 входах поддерживается неизменным, равным уровню логической единицы.
Когда в U
0
, то соответствующий эмиттерный переход МЭТ открыт и потенциал его базы U
′
б.мэт
= U
0
+ U
∗
, где U
∗
— падение напряжения на прямосмещен- ном p-n-переходе.
Ток базы МЭТ определяется выражением:
I
′
б.мэт
=
E
− U
′
б.мэт
R
1
=
E
− U
0
− Коллекторный переход МЭТ также открыт, поэтому б эмиттерных переходов МЭТ работают в инверсном активном режиме и через каждый из них втекает входной ток логической единицы:
I
1
вx
= β
I
I
′
б.мэт
= β
I
E
− U
0
− Через открытый эмиттерный переход вытекает входной ток логического нуля:
lI
0
вx
= I
′
б.мэт
+
(k
oб
− в + (б 1
) β
I
]I
′
б.мэт
=
=
[1 + (б 1
) β
I
]
E
− U
0
− Потенциал на базе транзистора VT1 равен:
U
б.1
= U
0
+ U
ocт.мэт
< где U
ocт.мэт
— остаточное напряжение на насыщенном МЭТ.
Остаточное напряжение U
ocт.мэт определяется выражением:
U
ocт.мэт
= m3
T
ln
1
+ k
oб
β
I
β
I
,
где 3
T
— тепловой потенциал m =
(1÷2) — параметр аппроксимации вольт-амперных характеристик транзистора. Транзисторы VT1, VT2, VT4 закрыты, транзистор открыт, и на выходе схемы устанавливается напряжение логической единицы E − 2U
∗
− б E − 2U
∗
−
R
2
β
3
+ н E − 2U
∗
,
(7.3)
7.1 Базовые логические элементы транзисторно-транзисторной логики
107
где н выходной ток, отдаваемый в нагрузку выключенным элементом. Когда в качестве нагрузки выступают входы аналогичных базовых логических элементов, ток нагрузки определяется как:
I
1
н
= k
paз
I
1
вx
= з U
0
− следовательно E − з+ 1
) (
E
− U
0
− U
∗
) ≈ E − При увеличении u
вx.1
потенциалы на базах МЭТ и VT1 возрастают в соответствии с выражениями:
u
б.мэт
= в+ б в+ U
ocт.мэт
.
(7.6)
Когда напряжение u
вx.1
становится равным пороговому напряжению п, потенциал б 2U
∗
, транзисторы VT1, VT2 и VT4 открываются, а транзистор закрывается. Из выражения (7.6) находим:
U
пop
= 2U
∗
− U
ocт.мэт
.
(7.7)
После включения транзистора VT1 потенциал на базе МЭТ устанавливается на уровне U
′′б.мэт
= б+ u
бк.мэт
≈ 3U
∗
. Ток базы МЭТ определяется выражением:
I
′′
б.мэт
=
E
− U
′′б.мэт
R
1
≈
E
− При дальнейшем увеличении u
вx.1
все эмиттерные переходы МЭТ оказываются запертыми, МЭТ работает в инверсном активном режиме и через каждый из эмиттерных переходов втекает входной ток логической единицы:
I
1
вx
= β
I
I
′′
б.мэт
≈ β
I
E
− Через коллекторный переход МЭТ в базу VT1 течет ток, вызывающий его на- сыщение:
I
б.1
= I
′′
б.мэт
+ k
oб
I
1
вx
=
(1 + б) I
′′
б.мэт
≈
(1 + б На выходе схемы устанавливается напряжение логического нуля U
кэ.4,нac
= m3
T
ln
β
+ н+ н где н коэффициент насыщения транзистора Помехозащищенность элемента по уровню логического нуля пи по уровню логической единицы п определяется выражениями:
U
0
п
= п U
0
= 2U
∗
− U
ocт.мэт
− U
0
,
(7.10)
Глава 7. Основные схемотехнические
структуры цифровой интегральной микроэлектроники
U
1
п
= U
1
− п E − Нагрузочная способность элемента определяется коэффициентом разветвления
k
paз
= з, з, где з коэффициент разветвления выключенного, а k
0
paз
—
коэффициент разветвления включенного элемента.
Коэффициент разветвления выключенного элемента можно определить из выражения (з + 1) (E − 2U
∗
− U
1
)
R
2
β
I
(E − U
0
− Выражая допустимый уровень напряжения логической единицы из (7.11) с учетом, получим:
k
1
paз
=
R
1
(β + 1) (E − 4U
∗
+ U
ocт.мэт
− п − U
0
− Коэффициент разветвления включенного элемента определяется отношением:
k
0
paз
=
I
0
н
I
0
вx
,
(7.14)
где в выражается формулой (7.2)), ан определяется выражением:
lI
0
н
= к, нac
=
β
k
нac.
I
б.4
=
=
β
k
нac
[(1 + б 3U
∗
R
1
+
E
− U
∗
− U
кэ.1, н U
КЭ. 2, н В результате подстановки (7.2) ив) получим:
k
0
paз
=
β
[(1 + б 3U
∗
R
1
+
E
− U
∗
− U
кэ.1,нac
R
2
−
U
∗
− U
кэ.2,нac
R
4
]
k
нac
[1 + (б 1
) β
I
] (
E
− U
0
− Средняя статическая потребляемая мощность:
P
п.cp
=
P
0
п
+ п п+ I
1
п
2
,
(7.17)
где п, п токи и п п, п п мощности, потребляемые включенными выключенным элементом соответственно.
Токи, потребляемые логическим элементом, находятся с помощью соотношений:
I
0
п
= I
′
б.мэт
+ I
R2
≈
E
− 3U
∗
R
1
+
E
− U
∗
− U
кэ.1,нac
R
2
,
(7.18)
I
1
п
= I
′′
б.мэт
≈
E
− U
∗
− Подставляя (7.18) ив, получим:
P
п.cp
=
E
2 (
2E
− 4U
∗
− U
0
R
1
+
E
− U
∗
− U
кэ.1,нac
R
2
).
(7.20)
структуры цифровой интегральной микроэлектроники
U
1
п
= U
1
− п E − Нагрузочная способность элемента определяется коэффициентом разветвления
k
paз
= з, з, где з коэффициент разветвления выключенного, а k
0
paз
—
коэффициент разветвления включенного элемента.
Коэффициент разветвления выключенного элемента можно определить из выражения (з + 1) (E − 2U
∗
− U
1
)
R
2
β
I
(E − U
0
− Выражая допустимый уровень напряжения логической единицы из (7.11) с учетом, получим:
k
1
paз
=
R
1
(β + 1) (E − 4U
∗
+ U
ocт.мэт
− п − U
0
− Коэффициент разветвления включенного элемента определяется отношением:
k
0
paз
=
I
0
н
I
0
вx
,
(7.14)
где в выражается формулой (7.2)), ан определяется выражением:
lI
0
н
= к, нac
=
β
k
нac.
I
б.4
=
=
β
k
нac
[(1 + б 3U
∗
R
1
+
E
− U
∗
− U
кэ.1, н U
КЭ. 2, н В результате подстановки (7.2) ив) получим:
k
0
paз
=
β
[(1 + б 3U
∗
R
1
+
E
− U
∗
− U
кэ.1,нac
R
2
−
U
∗
− U
кэ.2,нac
R
4
]
k
нac
[1 + (б 1
) β
I
] (
E
− U
0
− Средняя статическая потребляемая мощность:
P
п.cp
=
P
0
п
+ п п+ I
1
п
2
,
(7.17)
где п, п токи и п п, п п мощности, потребляемые включенными выключенным элементом соответственно.
Токи, потребляемые логическим элементом, находятся с помощью соотношений:
I
0
п
= I
′
б.мэт
+ I
R2
≈
E
− 3U
∗
R
1
+
E
− U
∗
− U
кэ.1,нac
R
2
,
(7.18)
I
1
п
= I
′′
б.мэт
≈
E
− U
∗
− Подставляя (7.18) ив, получим:
P
п.cp
=
E
2 (
2E
− 4U
∗
− U
0
R
1
+
E
− U
∗
− U
кэ.1,нac
R
2
).
(7.20)
7.1 Базовые логические элементы транзисторно-транзисторной логики
109
Базовые логические элементы ТТЛ с диодами и транзисторами
Шоттки
Основным фактором, ограничивающим быстродействие базовых логических элементов ТТЛ, является наличие интервала рассасывания неосновных носителей заряда в базе на этапе выключения,
обусловленного работой включенного транзистора в режиме насы- щения.
Эффективный способ устранения или уменьшения насыщения связан с использованием диодов Шоттки, которые включают параллельно коллекторным переходам. В интегральных схемах диод Шоттки вместе с биполярным транзистором составляет единую структуру — транзистор Шоттки (рис. 7.2).
бш
i
б
i
ш
i
кш
i
к
i
Рис. 7.2 – Транзистор Шоттки
Когда транзистор работает в активном режиме, на коллекторном переходе действует отрицательное напряжение, поэтому диод Шоттки закрыт и не влияет на работу транзистора. Приросте тока базы напряжение на коллекторном переходе становится положительными, когда u
бк
= U
пop.ш
, диод Шоттки открывается. При этом ток базы транзистора уменьшается
(i
бш
= б шаток коллекторной цепи становится равным i
кш
= к+ ш. Так как пороговое напряжение перехода Шоттки меньше порогового напряжения перехода, можно считать, в транзисторе Шотт- ки избыточный заряд в базе не накапливается и интервал рассасывания неосновных носителей отсутствует.
Модификация базового логического элемента ТТЛ с транзисторами Шоттки
(ТТЛШ) представлена на рис. В усилителе мощности элемента использован составной транзистор (VT3, причем транзистор VT4 является обычным биполярным транзистором, поскольку на его коллекторном переходе всегда сохраняется обратное смещение.
Повышение быстродействия базовых логических элементов ТТЛШ обусловлено не только устранением интервала рассасывания неосновных носителей заряда в базе транзисторов, но и сокращением длительностей стадий спада и нарастания выходного потенциала. Это объясняется тем, что транзисторы Шоттки не легированы золотом и имеют в 2–3 раза большие значения коэффициента передачи тока базы, чем обычные транзисторы в микросхемах ТТЛ, легируемые золотом
Глава 7. Основные схемотехнические
структуры цифровой интегральной микроэлектроники
VT1
МЭТ
R6
Y
Uип
VT3
VT4
VT5
R2
R4
VT2
R1
R3
R5
X1
X2
VD1 Рис. 7.3 – Схема базового логического элемента ТТЛШ
Недостатком базовых логических элементов ТТЛШ является их уменьшенная по сравнению с элементами ТТЛ помехоустойчивость. Падение напряжения на открытом диоде Шоттки обычно составляет ш 0.5U
∗
, поэтому:
U
0
TTЛШ
= U
ocт.ш
= U
∗
− ш U
0
TTЛ
,
(7.21)
U
пop,TTЛШ
= 2U
∗
− U
ocт.ш
= U
∗
+ ш U
пop,TTЛ
,
(7.22)
U
0
п,TTЛШ
= U
пop,TTЛШ
− U
0
TTЛШ
= ш U
0
п,TTЛ
.
(7.23)
Применение в качестве защитных диодов не диодов на основе p-n-перехов,
а диодов Шоттки, обладающих более низким прямым падением напряжения, дает лучшую защиту против помех.
Существенное увеличение быстродействия и снижение работы переключения,
несмотря на пониженную помехоустойчивость, делает базовые логические элементы ТТЛШ наиболее перспективной элементной базой для цифровых микросхем высокого быстродействия с различной степенью интеграции, в том числе
БИС. В тоже время технология изготовления элементов ТТЛШ, использующая специальные процессы для изготовления высококачественных контактов металл- полупроводник с барьером Шоттки, является более сложной и, следовательно, более дорогостоящей Базовые логические элементы на комплементарных МДП-транзисторах
Элементной базой наиболее перспективных потенциальных интегральных МДП- микросхем являются базовые логические элементы на транзисторах с индуциро-
структуры цифровой интегральной микроэлектроники
VT1
МЭТ
R6
Y
Uип
VT3
VT4
VT5
R2
R4
VT2
R1
R3
R5
X1
X2
VD1 Рис. 7.3 – Схема базового логического элемента ТТЛШ
Недостатком базовых логических элементов ТТЛШ является их уменьшенная по сравнению с элементами ТТЛ помехоустойчивость. Падение напряжения на открытом диоде Шоттки обычно составляет ш 0.5U
∗
, поэтому:
U
0
TTЛШ
= U
ocт.ш
= U
∗
− ш U
0
TTЛ
,
(7.21)
U
пop,TTЛШ
= 2U
∗
− U
ocт.ш
= U
∗
+ ш U
пop,TTЛ
,
(7.22)
U
0
п,TTЛШ
= U
пop,TTЛШ
− U
0
TTЛШ
= ш U
0
п,TTЛ
.
(7.23)
Применение в качестве защитных диодов не диодов на основе p-n-перехов,
а диодов Шоттки, обладающих более низким прямым падением напряжения, дает лучшую защиту против помех.
Существенное увеличение быстродействия и снижение работы переключения,
несмотря на пониженную помехоустойчивость, делает базовые логические элементы ТТЛШ наиболее перспективной элементной базой для цифровых микросхем высокого быстродействия с различной степенью интеграции, в том числе
БИС. В тоже время технология изготовления элементов ТТЛШ, использующая специальные процессы для изготовления высококачественных контактов металл- полупроводник с барьером Шоттки, является более сложной и, следовательно, более дорогостоящей Базовые логические элементы на комплементарных МДП-транзисторах
Элементной базой наиболее перспективных потенциальных интегральных МДП- микросхем являются базовые логические элементы на транзисторах с индуциро-
7.2 Базовые логические элементы
на комплементарных МДП-транзисторах
111
ванными каналами дополняющих типов проводимости (базовые логические элементы КМОП). Их характеризуют малое потребление мощности в статических режимах высокое быстродействие повышенная помехоустойчивость.
Базовый логический элемент КМОП в основном потребляет динамическую мощность, которая идет на зарядку паразитных емкостей и возрастает с увеличением частоты переключения.
Базовый логический элемент реализует логическую функцию НЕ. Схема базового логического элемента КМОП представлена на рис. Транзистор типа (VT2) является управляющим, а транзистор типа (VT1) нагрузочным. Подложки транзисторов соединены с истоками, что позволяет избежать отпирание переходов «исток-подложка». Защитная цепочка на входе элемента состоит из сопротивления R и охранных диодов VD1
−VD3, которые ограничивают входное напряжение на уровнях в U
ип
+ ив. Источник питания не должен иметь разнополярных выбросов напряжения питания,
превышающих предельные для интегральных микросхем на МДП-транзисторах значения U
ип.min
= −0, 5 В и U
ип.max
= 15 В. При U
ип
< U
ип.min возникает перегрузка диодов прямым током, а при U
ип
> U
ип.max возможен пробой оксида.
1 ... 7 8 9 10 11 12 13 14 ... 18
VD1
VD2
VD3
VT1
VT2
Uип
R
X
Y
п
С
Рис. 7.4 – Схема базового логического элемента КМОП
Когда напряжение на входе равно нулю, управляющий транзистор выключен,
так как U
зи.n
= 0 < п, где п пороговое напряжение транзистора n-типа.
Для нагрузочного транзистора U
зи.p
= −U
ип
Если U
ип
>
∣U
пop.p
∣, где п пороговое напряжение транзистора типа, то нагрузочный транзистор оказывается открытым. При этом напряжение на выходе близко к величине напряжения питания в U
ип
С увеличением напряжения на затворе сопротивление канала нагрузочного транзистора увеличивается ион закрывается. В зависимости от величины напряже-
Глава 7. Основные схемотехнические
структуры цифровой интегральной микроэлектроники
ния питания возможны различные режимы работы базового логического элемента
КМОП.
Если U
ип
< U
пop.n
+
∣U
пop.p
∣, то с ростом напряжения на затворе нагрузочный транзистор закрывается раньше, чем открывается управляющий транзистор, ив некотором диапазоне изменения входного напряжения напряжение на выходе будет зависеть от соотношения остаточных токов в стоковых цепях транзисторов.
Если U
ип
> U
пop.n
+
∣U
пop.p
∣, то с ростом входного напряжения вначале открывается управляющий транзистор, и оба транзистора в некотором диапазоне изменения входного напряжения оказываются открытыми, а затем закрывается нагрузочный транзистор. После запирания нагрузочного транзистора и отпирания управляющего напряжение на выходе схемы оказывается близким к нулю н 0 В.
В режиме, когда U
ип
< U
пop.n
+
∣U
пop.p
∣, при переключении один из транзисторов всегда оказывается закрытыми препятствует протеканию большого сквозного тока.
Передаточные характеристики, соответствующие двум режимам работы базового логического элемента КМОП, приведены на рис. 7.5, из которого следует,
что характеристика, соответствующая условию U
ип
> U
пop.n
+
∣U
пop.p
∣, обеспечивает лучшие значения статических параметров, поэтому условие U
ип
> U
пop.n
+
∣U
пop.p
∣
является условием нормальной работы элемента.
вх
U
вых
U
n
,
пор
вх
вых
U
U
U
-
=
p
,
пор
вх
вых
U
U
U
-
=
A
B
C
D
E
F
A'
B'
C'
D'
E'
F'
Рис. 7.5 – Передаточные характеристики базового логического элемента КМОП
Статические характеристики и параметры
Передаточная характеристика (рис. 7.5) имеет 5 участков на участке AB управляющий транзистор находится в режиме отсечки, а нагрузочный работает в крутой области характеристик на участке BC управляющий транзистор работает в пологой, а нагрузочный в крутой области характеристик
7.2 Базовые логические элементы
на комплементарных МДП-транзисторах
113
• на участке CD и управляющий, и нагрузочный транзисторы работают в пологой области характеристик на участке DE управляющий транзистор работает в крутой, а нагрузочный в пологой области характеристик на участке EF управляющий транзистор работает в крутой области характеристика нагрузочный транзистор находится в режиме отсечки.
Для транзисторов на участке CD передаточной характеристики токи стоков определяются выражениями [
U
зи.n
− п в п [
U
зи.p
− п в U
ип
− U
пop.p
]
2
.
(7.25)
Учитывая, что I
Cn
= I
Cp
, из (7.24) и (7.25) определяется пороговое напряжение базового логического элемента КМОП:
U
пop
=
U
пop.n
√
k
n
+
√
k
p
(U
ип
− U
пop.p
)
√
k
n
+
√
k
p
.
(7.26)
Оптимальная форма передаточной характеристики достигается при одинаковых параметрах транзисторов (k
n
= k
p
, U
пop.n
=
∣U
пop.p
∣), тогда пороговое напряжение
U
пop
= U
ип
/2, логический перепад ∆U ≈ U
ип
, помехозащищенность п п U
ип
/2,
а помехоустойчивость максимальна и близка к величине п ≈ п ≈ Столь высокие значения не достигаются в базовых логических элементах других типов. Это обусловлено минимальным значением U
0
≈ 0, максимальным значением U
ип и симметричной передаточной характеристикой, которая, кроме того,
практически не зависит от температуры.
Мощность, потребляемая базовым логическим элементом КМОП в статическом режиме, связана с протеканием остаточных токов и токов утечки в стоковых цепях транзисторов:
P
0
п
= U
ип
I
0
п
≈ U
ип
(I
0p
+
U
ип
R
yт.p
),
(7.27)
P
1
п
= U
ип
I
1
п
≈ U
ип
(I
0n
+
U
ип
R
yт.n
),
(7.28)
где I
0p
, I
0n
— остаточные токи в стоковых цепях транзисторов p- и типа соответственно т, т сопротивления утечки между стоком и истоком транзисторов и n− типа соответственно. Средняя статическая мощность потребления:
P
п.cp
=
P
1
п
+ P
0
п
2
≈
U
ип
2 (
I
0p
+ I
0n
+
U
ип
R
yт.p
+
U
ип
R
yт.n
).
(7.29)
структуры цифровой интегральной микроэлектроники
ния питания возможны различные режимы работы базового логического элемента
КМОП.
Если U
ип
< U
пop.n
+
∣U
пop.p
∣, то с ростом напряжения на затворе нагрузочный транзистор закрывается раньше, чем открывается управляющий транзистор, ив некотором диапазоне изменения входного напряжения напряжение на выходе будет зависеть от соотношения остаточных токов в стоковых цепях транзисторов.
Если U
ип
> U
пop.n
+
∣U
пop.p
∣, то с ростом входного напряжения вначале открывается управляющий транзистор, и оба транзистора в некотором диапазоне изменения входного напряжения оказываются открытыми, а затем закрывается нагрузочный транзистор. После запирания нагрузочного транзистора и отпирания управляющего напряжение на выходе схемы оказывается близким к нулю н 0 В.
В режиме, когда U
ип
< U
пop.n
+
∣U
пop.p
∣, при переключении один из транзисторов всегда оказывается закрытыми препятствует протеканию большого сквозного тока.
Передаточные характеристики, соответствующие двум режимам работы базового логического элемента КМОП, приведены на рис. 7.5, из которого следует,
что характеристика, соответствующая условию U
ип
> U
пop.n
+
∣U
пop.p
∣, обеспечивает лучшие значения статических параметров, поэтому условие U
ип
> U
пop.n
+
∣U
пop.p
∣
является условием нормальной работы элемента.
вх
U
вых
U
n
,
пор
вх
вых
U
U
U
-
=
p
,
пор
вх
вых
U
U
U
-
=
A
B
C
D
E
F
A'
B'
C'
D'
E'
F'
Рис. 7.5 – Передаточные характеристики базового логического элемента КМОП
Статические характеристики и параметры
Передаточная характеристика (рис. 7.5) имеет 5 участков на участке AB управляющий транзистор находится в режиме отсечки, а нагрузочный работает в крутой области характеристик на участке BC управляющий транзистор работает в пологой, а нагрузочный в крутой области характеристик
7.2 Базовые логические элементы
на комплементарных МДП-транзисторах
113
• на участке CD и управляющий, и нагрузочный транзисторы работают в пологой области характеристик на участке DE управляющий транзистор работает в крутой, а нагрузочный в пологой области характеристик на участке EF управляющий транзистор работает в крутой области характеристика нагрузочный транзистор находится в режиме отсечки.
Для транзисторов на участке CD передаточной характеристики токи стоков определяются выражениями [
U
зи.n
− п в п [
U
зи.p
− п в U
ип
− U
пop.p
]
2
.
(7.25)
Учитывая, что I
Cn
= I
Cp
, из (7.24) и (7.25) определяется пороговое напряжение базового логического элемента КМОП:
U
пop
=
U
пop.n
√
k
n
+
√
k
p
(U
ип
− U
пop.p
)
√
k
n
+
√
k
p
.
(7.26)
Оптимальная форма передаточной характеристики достигается при одинаковых параметрах транзисторов (k
n
= k
p
, U
пop.n
=
∣U
пop.p
∣), тогда пороговое напряжение
U
пop
= U
ип
/2, логический перепад ∆U ≈ U
ип
, помехозащищенность п п U
ип
/2,
а помехоустойчивость максимальна и близка к величине п ≈ п ≈ Столь высокие значения не достигаются в базовых логических элементах других типов. Это обусловлено минимальным значением U
0
≈ 0, максимальным значением U
ип и симметричной передаточной характеристикой, которая, кроме того,
практически не зависит от температуры.
Мощность, потребляемая базовым логическим элементом КМОП в статическом режиме, связана с протеканием остаточных токов и токов утечки в стоковых цепях транзисторов:
P
0
п
= U
ип
I
0
п
≈ U
ип
(I
0p
+
U
ип
R
yт.p
),
(7.27)
P
1
п
= U
ип
I
1
п
≈ U
ип
(I
0n
+
U
ип
R
yт.n
),
(7.28)
где I
0p
, I
0n
— остаточные токи в стоковых цепях транзисторов p- и типа соответственно т, т сопротивления утечки между стоком и истоком транзисторов и n− типа соответственно. Средняя статическая мощность потребления:
P
п.cp
=
P
1
п
+ P
0
п
2
≈
U
ип
2 (
I
0p
+ I
0n
+
U
ип
R
yт.p
+
U
ип
R
yт.n
).
(7.29)
Глава 7. Основные схемотехнические
структуры цифровой интегральной микроэлектроники
Основные логические элементы на комплементарных
МДП-транзисторах
Основные логические элементы КМОП реализуют логические функции И-НЕ,
ИЛИ-НЕ.
Выполнение логической операции И-НЕ достигается последовательным, а операции ИЛИ-НЕ — параллельным включением б управляющих транзисторов. При этом на каждый вход требуется два транзистора, образующих ключевой элемент- инвертор. В схеме И-НЕ нагрузочные транзисторы включаются параллельно, а в схеме ИЛИ-НЕ — последовательно друг другу. Схемы основных логических элементов
И-НЕ и ИЛИ-НЕ с б 2 представлены на рис. 7.6, a ирис, б соответственно.
VT1p
VT2p
VT1n
VT2n
X1
X2
Y
Uип
VD1
VD2
VT1n
VT2n
VT1p
VT2p
X1
X2
Y
Uип
a
б
Рис. 7.6 – Схемы основных логических элементов КМОП: а — элемента И-НЕ;
б — элемента ИЛИ-НЕ
Расчет статических и динамических параметров основных элементов КМОП основан на предварительном сведении схемы к эквивалентному базовому логическому элементу-инвертору и последующем использовании соответствующих базовому логическому элементу соотношений.
Для этого группы транзисторов, находящихся в проводящем состоянии, заменяют одним эквивалентным транзистором, удельная крутизна которого для последовательно включенных транзисторов определяется выражением:
1
k
экв
=
m
∑
i=1 а для параллельно включенных транзисторов — выражением:
k
экв
=
m
∑
i=1
k
i
,
(7.31)
где m — число проводящих транзисторов
7.3 Базовый логический элемент истоко-связанной логики на
полевых транзисторах с управляющим переходом Шоттки (ПТШ-Ga-As)
115
7.3 Базовый логический элемент истоко-связанной логики на полевых транзисторах с управляющим переходом Шоттки (ПТШ-Ga-As)
Базовый логический элемент содержит входные
(F
1
и F
2
) и выходной (формирователи сигналов, а также логическую часть (рис. Рис. 7.7 – Структурная схема базового логического элемента ПТШ-Ga-As
Логическая часть элемента представлена на рис. 7.8.
VT2
VT4
VT1
VT3
R1
R4
R2
R3
x2
x1
x1
-U
п2
U
п1
VT5
VT6
VT7
VT8
VD1
VD5
y Рис. 7.8 – Схема логической части базового логического элемента ПТШ-Ga-As
Она построена по схеме переключателя тока на основе дифференциальных пар транзисторов VT1, VT2 и VT3, VT4, резистора R1, определяющего величину тока истока, нагрузочных резисторов R2, R3 и резистора смещения R4 для согласования по уровням напряжения выходов истокового переключателя тока и выходных истоковых повторителей на транзисторах VT5, VT6.
структуры цифровой интегральной микроэлектроники
Основные логические элементы на комплементарных
МДП-транзисторах
Основные логические элементы КМОП реализуют логические функции И-НЕ,
ИЛИ-НЕ.
Выполнение логической операции И-НЕ достигается последовательным, а операции ИЛИ-НЕ — параллельным включением б управляющих транзисторов. При этом на каждый вход требуется два транзистора, образующих ключевой элемент- инвертор. В схеме И-НЕ нагрузочные транзисторы включаются параллельно, а в схеме ИЛИ-НЕ — последовательно друг другу. Схемы основных логических элементов
И-НЕ и ИЛИ-НЕ с б 2 представлены на рис. 7.6, a ирис, б соответственно.
VT1p
VT2p
VT1n
VT2n
X1
X2
Y
Uип
VD1
VD2
VT1n
VT2n
VT1p
VT2p
X1
X2
Y
Uип
a
б
Рис. 7.6 – Схемы основных логических элементов КМОП: а — элемента И-НЕ;
б — элемента ИЛИ-НЕ
Расчет статических и динамических параметров основных элементов КМОП основан на предварительном сведении схемы к эквивалентному базовому логическому элементу-инвертору и последующем использовании соответствующих базовому логическому элементу соотношений.
Для этого группы транзисторов, находящихся в проводящем состоянии, заменяют одним эквивалентным транзистором, удельная крутизна которого для последовательно включенных транзисторов определяется выражением:
1
k
экв
=
m
∑
i=1 а для параллельно включенных транзисторов — выражением:
k
экв
=
m
∑
i=1
k
i
,
(7.31)
где m — число проводящих транзисторов
7.3 Базовый логический элемент истоко-связанной логики на
полевых транзисторах с управляющим переходом Шоттки (ПТШ-Ga-As)
115
7.3 Базовый логический элемент истоко-связанной логики на полевых транзисторах с управляющим переходом Шоттки (ПТШ-Ga-As)
Базовый логический элемент содержит входные
(F
1
и F
2
) и выходной (формирователи сигналов, а также логическую часть (рис. Рис. 7.7 – Структурная схема базового логического элемента ПТШ-Ga-As
Логическая часть элемента представлена на рис. 7.8.
VT2
VT4
VT1
VT3
R1
R4
R2
R3
x2
x1
x1
-U
п2
U
п1
VT5
VT6
VT7
VT8
VD1
VD5
y Рис. 7.8 – Схема логической части базового логического элемента ПТШ-Ga-As
Она построена по схеме переключателя тока на основе дифференциальных пар транзисторов VT1, VT2 и VT3, VT4, резистора R1, определяющего величину тока истока, нагрузочных резисторов R2, R3 и резистора смещения R4 для согласования по уровням напряжения выходов истокового переключателя тока и выходных истоковых повторителей на транзисторах VT5, VT6.
Глава 7. Основные схемотехнические
структуры цифровой интегральной микроэлектроники
Диоды Шоттки VD1 — VD6 и транзисторы VT7, VT8 в цепях транзисторов истоковых повторителей необходимы для согласования со входом формирователя и стабилизации выходных напряжений. Питание элемента осуществляется от двух источников U
ип1
= 4 В ±5% и U
ип2
= −2.45 B Формирователи и предназначены для согласования внешних цепей, напряжения сигналов в которых лежат в диапазоне от 0 до 1 вольта, с логической частью, сигналы ив которой имеют уровни 0.5 В, а сигналы и x
2
— уровни В).
Для базового логического элемента ПТШ-Ga-As характерны следующие особенности сверхвысокое быстродействие (способность работать при частоте переключения ГГц и выше значительная потребляемая мощность (от 0.5 до 1.7 Вт, которая не зависит от частоты переключения способность выдерживать значительные уровни напряжения статического электричества (до 50 В) благодаря встроенным цепям защиты.
Контрольные вопросы по главе 7 1) Определить напряжение логической единицы базового логического элемента ТТЛ с корректирующей цепочкой, если напряжение питания составляет, а падение напряжение на прямосмещенном переходе составляет 0.7 В) Определить пороговое напряжение двухвходового базового логического элемента ТТЛ с корректирующей цепочкой при температуре T = 323 K, если падение напряжения на прямосмещенном переходе составляет 0.7 В,
параметр аппроксимации вольт-амперных характеристик транзистора m =
= 1, а инверсный коэффициент передачи тока базы β
I
= 0.05.
3) Определить помехозащищенность базового логического элемента ТТЛ скор- ректирующей цепочкой по уровню логической единицы, если напряжение питания составляет 5 B, а падение напряжения на прямосмещенном p-n- переходе составляет 0.7 В) Определить пороговое напряжение двухвходового базового логического элемента ТТЛШ с корректирующей цепочкой, если падение напряжения на прямосмещенном переходе составляет 0.7 В) Определить пороговое напряжение двухвходового логического элемента И-
НЕ КМОП, считая все МДП-транзисторы идентичными. Напряжение питания составляет 15 В, а пороговое напряжение транзисторов принять равным В
структуры цифровой интегральной микроэлектроники
Диоды Шоттки VD1 — VD6 и транзисторы VT7, VT8 в цепях транзисторов истоковых повторителей необходимы для согласования со входом формирователя и стабилизации выходных напряжений. Питание элемента осуществляется от двух источников U
ип1
= 4 В ±5% и U
ип2
= −2.45 B Формирователи и предназначены для согласования внешних цепей, напряжения сигналов в которых лежат в диапазоне от 0 до 1 вольта, с логической частью, сигналы ив которой имеют уровни 0.5 В, а сигналы и x
2
— уровни В).
Для базового логического элемента ПТШ-Ga-As характерны следующие особенности сверхвысокое быстродействие (способность работать при частоте переключения ГГц и выше значительная потребляемая мощность (от 0.5 до 1.7 Вт, которая не зависит от частоты переключения способность выдерживать значительные уровни напряжения статического электричества (до 50 В) благодаря встроенным цепям защиты.
Контрольные вопросы по главе 7 1) Определить напряжение логической единицы базового логического элемента ТТЛ с корректирующей цепочкой, если напряжение питания составляет, а падение напряжение на прямосмещенном переходе составляет 0.7 В) Определить пороговое напряжение двухвходового базового логического элемента ТТЛ с корректирующей цепочкой при температуре T = 323 K, если падение напряжения на прямосмещенном переходе составляет 0.7 В,
параметр аппроксимации вольт-амперных характеристик транзистора m =
= 1, а инверсный коэффициент передачи тока базы β
I
= 0.05.
3) Определить помехозащищенность базового логического элемента ТТЛ скор- ректирующей цепочкой по уровню логической единицы, если напряжение питания составляет 5 B, а падение напряжения на прямосмещенном p-n- переходе составляет 0.7 В) Определить пороговое напряжение двухвходового базового логического элемента ТТЛШ с корректирующей цепочкой, если падение напряжения на прямосмещенном переходе составляет 0.7 В) Определить пороговое напряжение двухвходового логического элемента И-
НЕ КМОП, считая все МДП-транзисторы идентичными. Напряжение питания составляет 15 В, а пороговое напряжение транзисторов принять равным В
Глава ОСНОВНЫЕ СХЕМОТЕХНИЧЕСКИЕ
СТРУКТУРЫ АНАЛОГОВОЙ
ИНТЕГРАЛЬНОЙ МИКРОЭЛЕКТРОНИКИ Функциональные узлы аналоговых интегральных микросхем
Источники постоянного тока. Источники тока на основе активных элементов образуют важный класс функциональных узлов ИМС.
Создать идеальный источник тока невозможно, но существуют способы, позволяющие получить очень близкую аппроксимацию идеального источника.
В этом случае, например, широко используется тот факт, что для транзистора в активном режиме ток коллектора относительно независим от напряжения на коллекторе.
Выводы
Таким образом, биполярный транзистор можно использовать в качестве управляемого источника тока, однако зависимость его коэффициента усиления отряда факторов (таких, как температура, рабочие ток эмиттера и коллекторное напряжение, технологический разброс параметров) исключает возможность его применения для таких целей при жёстких требованиях к допустимым изменениям
СТРУКТУРЫ АНАЛОГОВОЙ
ИНТЕГРАЛЬНОЙ МИКРОЭЛЕКТРОНИКИ Функциональные узлы аналоговых интегральных микросхем
Источники постоянного тока. Источники тока на основе активных элементов образуют важный класс функциональных узлов ИМС.
Создать идеальный источник тока невозможно, но существуют способы, позволяющие получить очень близкую аппроксимацию идеального источника.
В этом случае, например, широко используется тот факт, что для транзистора в активном режиме ток коллектора относительно независим от напряжения на коллекторе.
Выводы
Таким образом, биполярный транзистор можно использовать в качестве управляемого источника тока, однако зависимость его коэффициента усиления отряда факторов (таких, как температура, рабочие ток эмиттера и коллекторное напряжение, технологический разброс параметров) исключает возможность его применения для таких целей при жёстких требованиях к допустимым изменениям
Глава 8. Основные схемотехнические
структуры аналоговой интегральной микроэлектроники
Наличие согласованных по характеристикам пар транзисторов, изготавливаемых по одной технологии, позволяет создавать схемы с небольшими, но чрезвычайно стабильными коэффициентами усиления.
На рис. 8.1 показана одна из наиболее распространённых схем такого типа 1
б
I
2
б
I
1
к
I
вх
I
вых
I
1
э
I
2
э
I
бэ
U
Рис. 8.1 – Интегральный источник тока, управляемый током (токовое зеркало)
Поскольку транзисторы идентичны, оба они находятся в активной области с одинаковыми напряжениями между базой и эмиттером то коллекторные токи обоих транзисторов приблизительно равны к I
к2
Так как в к+ б+ б I
к1
+
2I
к1
β
= к +
2
β
), имеем вы I
к1
=
I
вx
1
+
2
β
,
или
I
выx
I
вx
=
β
β
+ 2
. Усиление потоку для транзисторов ИМС много больше единицы, поэтому можно утверждать, что вы ква это значит, что отношение выходного тока вы к входному току в, то есть коэффициент усиления по току,
приблизительно равен единице.
Источник постоянного тока с единичным коэффициентом усиления иногда называют токовым зеркалом, так как ток, текущий
через левую часть схемы, является по существу зеркальным отражением тока в правой части. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Схема токового зеркала служит основой большинства схем источников тока,
а также большинства схем активной нагрузки дифференциального усилителя.
Недостатки этой схемы состоят в том, что общий коэффициент усиления потоку сохраняет некоторую зависимость от коэффициентов усиления отдельных транзисторов, а выходное сопротивление относительно невелико. Эти недостатки частично можно скомпенсировать путём введения третьего транзистора, как показано на рис. 8.2. Для правильной работы этой схемы все три транзистора должны находиться в активной области. Поскольку падение напряжения на VT2 равно U
бэ
,
то есть приблизительно 0.6 В, и напряжение, необходимое для того, чтобы предотвратить насыщение транзистора VT3, составляет примерно 0.2 В, на транзисторах и VT3 суммарное напряжение будет приблизительно 0.8 В
8.1 Функциональные узлы аналоговых интегральных микросхем
119
Можно показать, что если транзисторы имеют одинаковую геометрию и температуру, то общий коэффициент усиления потоку определяется выражением:
I
выx
I
вx
= 1 −
2
(β
2
+ 2β + 2
) Как видно из приведённого выражения, общий коэффициент усиления потоку в меньшей степени зависит от коэффициентов усиления транзисторов, чем в схеме рис. Наличие обратной связи способствует увеличению выходного сопротивления.
Схему рис. 8.2 ещё называют токовым зеркалом Уилсона.
VT1
VT2
VT3
вх
I
вых
I
Рис. 8.2 – Интегральный источник тока с большим выходным сопротивлением
(токовое зеркало Уилсона).
Схемы управляемых источников тока, показанные на рис. 8.1 ирис, хорошо зарекомендовали себя при использовании в составе источников постоянного тока, способных поддерживать постоянное значение выходного тока в широком диапазоне температур и, кроме того, обеспечивать высокие значения выходного сопротивления для дифференциальной составляющей даже при малых падениях постоянного напряжения. Такие источники обычно используются в дифференциальных усилителях, в цепях смещения и задания режима, а также в каскадах с высоким коэффициентом усиления.
Простейший и поэтому наиболее распространённый способ реализации такого источника — включение резистора R1 в схемы рис. 8.1, рис. 8.2, как это показано на рис. 8.3, и использование возникающего при этом постоянного тока для управления источником тока. Если коэффициент тока очень близок к единице, соединение,
выполненное по схеме рис. 8.3, a, обеспечит выходной ток:
I
выx
=
(U
ип
− U
бэ
)
R
1
(1 −
2
β
+ а выходной ток схемы рис. 8.3, б запишется
I
выx
=
(U
ип
− 2U
бэ
)
R
1
(1 −
2
β
2
+ 2β + 2)
,
(8.3)
структуры аналоговой интегральной микроэлектроники
Наличие согласованных по характеристикам пар транзисторов, изготавливаемых по одной технологии, позволяет создавать схемы с небольшими, но чрезвычайно стабильными коэффициентами усиления.
На рис. 8.1 показана одна из наиболее распространённых схем такого типа 1
б
I
2
б
I
1
к
I
вх
I
вых
I
1
э
I
2
э
I
бэ
U
Рис. 8.1 – Интегральный источник тока, управляемый током (токовое зеркало)
Поскольку транзисторы идентичны, оба они находятся в активной области с одинаковыми напряжениями между базой и эмиттером то коллекторные токи обоих транзисторов приблизительно равны к I
к2
Так как в к+ б+ б I
к1
+
2I
к1
β
= к +
2
β
), имеем вы I
к1
=
I
вx
1
+
2
β
,
или
I
выx
I
вx
=
β
β
+ 2
. Усиление потоку для транзисторов ИМС много больше единицы, поэтому можно утверждать, что вы ква это значит, что отношение выходного тока вы к входному току в, то есть коэффициент усиления по току,
приблизительно равен единице.
Источник постоянного тока с единичным коэффициентом усиления иногда называют токовым зеркалом, так как ток, текущий
через левую часть схемы, является по существу зеркальным отражением тока в правой части. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Схема токового зеркала служит основой большинства схем источников тока,
а также большинства схем активной нагрузки дифференциального усилителя.
Недостатки этой схемы состоят в том, что общий коэффициент усиления потоку сохраняет некоторую зависимость от коэффициентов усиления отдельных транзисторов, а выходное сопротивление относительно невелико. Эти недостатки частично можно скомпенсировать путём введения третьего транзистора, как показано на рис. 8.2. Для правильной работы этой схемы все три транзистора должны находиться в активной области. Поскольку падение напряжения на VT2 равно U
бэ
,
то есть приблизительно 0.6 В, и напряжение, необходимое для того, чтобы предотвратить насыщение транзистора VT3, составляет примерно 0.2 В, на транзисторах и VT3 суммарное напряжение будет приблизительно 0.8 В
8.1 Функциональные узлы аналоговых интегральных микросхем
119
Можно показать, что если транзисторы имеют одинаковую геометрию и температуру, то общий коэффициент усиления потоку определяется выражением:
I
выx
I
вx
= 1 −
2
(β
2
+ 2β + 2
) Как видно из приведённого выражения, общий коэффициент усиления потоку в меньшей степени зависит от коэффициентов усиления транзисторов, чем в схеме рис. Наличие обратной связи способствует увеличению выходного сопротивления.
Схему рис. 8.2 ещё называют токовым зеркалом Уилсона.
VT1
VT2
VT3
вх
I
вых
I
Рис. 8.2 – Интегральный источник тока с большим выходным сопротивлением
(токовое зеркало Уилсона).
Схемы управляемых источников тока, показанные на рис. 8.1 ирис, хорошо зарекомендовали себя при использовании в составе источников постоянного тока, способных поддерживать постоянное значение выходного тока в широком диапазоне температур и, кроме того, обеспечивать высокие значения выходного сопротивления для дифференциальной составляющей даже при малых падениях постоянного напряжения. Такие источники обычно используются в дифференциальных усилителях, в цепях смещения и задания режима, а также в каскадах с высоким коэффициентом усиления.
Простейший и поэтому наиболее распространённый способ реализации такого источника — включение резистора R1 в схемы рис. 8.1, рис. 8.2, как это показано на рис. 8.3, и использование возникающего при этом постоянного тока для управления источником тока. Если коэффициент тока очень близок к единице, соединение,
выполненное по схеме рис. 8.3, a, обеспечит выходной ток:
I
выx
=
(U
ип
− U
бэ
)
R
1
(1 −
2
β
+ а выходной ток схемы рис. 8.3, б запишется
I
выx
=
(U
ип
− 2U
бэ
)
R
1
(1 −
2
β
2
+ 2β + 2)
,
(8.3)
Глава 8. Основные схемотехнические
структуры аналоговой интегральной микроэлектроники
Пока напряжение питания существенно превышает напряжение база-эмиттер,
температурная стабильность выходного тока сохраняется весьма высокой, поскольку единственным фактором, определяющим зависимость тока от температуры,
в этом случае является температурный коэффициент сопротивления резистора Если требуется получить большую или меньшую величину тока источника, то для больших уровней тока значение сопротивления резистора R1 следует уменьшать, а для меньших уровней тока — увеличивать. В первом случае увеличение тока, протекающего через резистор R1, вызывает повышенную мощность рассеяния, а во втором — увеличение сопротивления R1 требует увеличения площади,
занимаемой им на кристалле.
VT3
R
I
вых
I
VT1
VT2
бэ
U
2
R1
ип
U
+
ип
U
+
VT1
VT2
вых
I
бэ
U
R
I
R1
Рис. 8.3 – Интегральные источники постоянного тока а — на основе простейшего токового зеркала б — на основе токового зеркала Уилсона
В рассматриваемых схемах источников тока для уровня выходного тока 1 мА
требуется сопротивление R
1
=14.3 кОм (при U
ип
= 15 В, что допустимо. Для многих ИМС требуются токи порядка микроампер или меньше. Если, например, требуется, чтобы источник давал ток вы 1 мкА, нужно, чтобы ток был равен мкА. Если U
ип
= 15 В, то R
1
=
U
ип
− U
бэ
I
R
=
1.0
− 0.7 10 6
= 14.3 МОм, что недопустимо.
Для реализации уровней тока в мкА диапазоне используется схема, показанная на рис. 8.4.
ип
U
+
VT1
VT2 2
к
I
1
бэ
U
R
I
R1 2
бэ
U
2
б
I
1
э
I
2
э
I
э
R
Рис. 8.4 – Интегральный источник малого тока
структуры аналоговой интегральной микроэлектроники
Пока напряжение питания существенно превышает напряжение база-эмиттер,
температурная стабильность выходного тока сохраняется весьма высокой, поскольку единственным фактором, определяющим зависимость тока от температуры,
в этом случае является температурный коэффициент сопротивления резистора Если требуется получить большую или меньшую величину тока источника, то для больших уровней тока значение сопротивления резистора R1 следует уменьшать, а для меньших уровней тока — увеличивать. В первом случае увеличение тока, протекающего через резистор R1, вызывает повышенную мощность рассеяния, а во втором — увеличение сопротивления R1 требует увеличения площади,
занимаемой им на кристалле.
VT3
R
I
вых
I
VT1
VT2
бэ
U
2
R1
ип
U
+
ип
U
+
VT1
VT2
вых
I
бэ
U
R
I
R1
Рис. 8.3 – Интегральные источники постоянного тока а — на основе простейшего токового зеркала б — на основе токового зеркала Уилсона
В рассматриваемых схемах источников тока для уровня выходного тока 1 мА
требуется сопротивление R
1
=14.3 кОм (при U
ип
= 15 В, что допустимо. Для многих ИМС требуются токи порядка микроампер или меньше. Если, например, требуется, чтобы источник давал ток вы 1 мкА, нужно, чтобы ток был равен мкА. Если U
ип
= 15 В, то R
1
=
U
ип
− U
бэ
I
R
=
1.0
− 0.7 10 6
= 14.3 МОм, что недопустимо.
Для реализации уровней тока в мкА диапазоне используется схема, показанная на рис. 8.4.
ип
U
+
VT1
VT2 2
к
I
1
бэ
U
R
I
R1 2
бэ
U
2
б
I
1
э
I
2
э
I
э
R
Рис. 8.4 – Интегральный источник малого тока
1 ... 8 9 10 11 12 13 14 15 ... 18
8.1 Функциональные узлы аналоговых интегральных микросхем
121
Основные схемы источников постоянного тока (рис. 8.3 ирис. являются стандартными функциональными узлами, которые можно использовать во всех аналоговых ИМС.
Несмотря на два незначительных недостатка (относительно большая потребляемая мощность и зависимость выходного тока от напряжения питания, принципиально присущих этим схемам, каждая из них способна обеспечить высокие качественные показатели.
Существует много схем источников тока на МОП-транзисторах, похожих на схемы источников на биполярных транзисторах. Простой пример — схема на рис. 8.5, использующая токовое зеркало на МОП-транзисторе.
Другой пример источника тока на МОП-транзисторах — составной источник тока, показанный на рис. 8.5, б.
Это по существу схема (рис. 8.3, б, в которой биполярные транзисторы заменены МОП-транзисторами. Главное преимущество этого источника по сравнению с предыдущей более простой схемой заключается в существенно более низкой динамической выходной проводимости и, следовательно, в значительно более качественной стабилизации тока. Это, однако, происходит за счёт некоторого уменьшения диапазона линейного изменения напряжения.
Рис. 8.5 – Источники тока на МОП-транзисторах: а — токовое зеркало б — токовое зеркало Уилсона
Источники постоянного напряжения. Существуют два основных способа реализации источников напряжения, которые позволяют создавать схемы, близко аппроксимирующие характеристики идеальных источников постоянного напряжения
Глава 8. Основные схемотехнические
структуры аналоговой интегральной микроэлектроники
Один способ базируется на использовании свойства транзистора преобразовывать импеданс, что, в свою очередь, связано со свойством усиления транзистора потоку. Другой способ базируется на свойствах усилителя с отрицательной обратной связью.
Источник напряжения с преобразованием импеданса транзистора представлен на рис. 8.6.
VT
вх
U
вых
U
и
R
Рис. 8.6 – Источник напряжения с преобразованием импеданса транзистора
Использование усилителя с отрицательной обратной связью (рис. 8.7) позволяет получить очень низкий импеданс на выходе и тем самым обеспечить хорошую стабильность по нагрузке источника напряжения.
U
K
вх
U
вых
U
и
R
Рис. 8.7 – Источник постоянного напряжения с низким импедансом на выходе
В этой схеме k
U
— коэффициент усиления усилителя без обратной связи, выходной импеданс усилителя без обратной связи. Выходное напряжение схемы
(рис. 8.7) определяется выражением U
выx
=
U
вx
k
U
k
U
+ вы+ 1
, где+ 1
— выходное сопротивление схемы при наличии обратной связи.
Обычно k
U
>> 1, и, следовательно, выходное сопротивление при наличии обратной связи много меньше, чем при её отсутствии.
Источник напряжения должен иметь очень низкий динамический выходной импеданс, чтобы выходное напряжение очень мало изменялось при изменении выходного тока. Кроме того, необходимо, чтобы у источников или стабилизаторов напряжения выходное напряжение как можно меньше зависело от напряжения питания. На рис. 8.8 приведён простой пример схемы, обладающий такими свойствами
8.1 Функциональные узлы аналоговых интегральных микросхем
123
В схеме (рис. 8.8) стабилитрон смещён источником тока I
0
. Изменение напряжения питания dU
ип вызовет небольшое изменение тока dI
0
= g
0
dU
ип
, где динамическая выходная проводимость источника тока.
Это приведёт к изменению тока через стабилитрон т dI
0
, что, в свою очередь, изменит падение напряжения на стабилизаторе на т R
диф
dI
cт
= R
диф
dI
0
=
= g
0
R
диф
dU
ип
, где R
диф
— дифференциальное сопротивление стабилитрона (R
диф
≈
≈ 2 ÷ 50 Ом).
ип
U
+
ип
U
+
U
K
0
I
VT1
VD
ст
U
вы х
U
Рис. 8.8 – Источник напряжения с подачей смещения через источник тока для ослабления влияния напряжения питания
Отношение изменения напряжения вы к изменению напряжения питания U
ип
:
dU
выx
dU
ип
=
dU
cт
dU
ип
= g
0
R
диф
.
(8.4)
Для примера, если R
диф
= 10 Ом, g
0
= 100 нСм, то dU
выx
/dU
ип
= 10
−6
, а это значит, что изменение напряжения питания на 1,0 В изменяет выходное напряжение всего лишь на 1 мкВ.
На рис. 8.9 показан источник напряжения, в котором падение напряжения между базой и эмиттером использовано как опорное.
Во многих случаях схему источника опорного напряжения используют для подачи напряжения на источник напряжения. Эту комбинацию схем называют стабилизатором напряжения. Стабилизатор напряжения сочетает низкий температурный коэффициент выходного напряжения ( TКH
U
выx
= вы ), низкий выходной импеданс (то есть хорошую стабильность по нагрузке) и хорошую линейную ста- билизацию.
Поскольку все электронные компоненты, используемые в схемах опорного напряжения, имеют некоторый ТКН, основные компоненты подбирают так, чтобы имели место компенсирующие эффекты, приводящие, по крайней мере, к ТКН = приданной температуре
структуры аналоговой интегральной микроэлектроники
Один способ базируется на использовании свойства транзистора преобразовывать импеданс, что, в свою очередь, связано со свойством усиления транзистора потоку. Другой способ базируется на свойствах усилителя с отрицательной обратной связью.
Источник напряжения с преобразованием импеданса транзистора представлен на рис. 8.6.
VT
вх
U
вых
U
и
R
Рис. 8.6 – Источник напряжения с преобразованием импеданса транзистора
Использование усилителя с отрицательной обратной связью (рис. 8.7) позволяет получить очень низкий импеданс на выходе и тем самым обеспечить хорошую стабильность по нагрузке источника напряжения.
U
K
вх
U
вых
U
и
R
Рис. 8.7 – Источник постоянного напряжения с низким импедансом на выходе
В этой схеме k
U
— коэффициент усиления усилителя без обратной связи, выходной импеданс усилителя без обратной связи. Выходное напряжение схемы
(рис. 8.7) определяется выражением U
выx
=
U
вx
k
U
k
U
+ вы+ 1
, где+ 1
— выходное сопротивление схемы при наличии обратной связи.
Обычно k
U
>> 1, и, следовательно, выходное сопротивление при наличии обратной связи много меньше, чем при её отсутствии.
Источник напряжения должен иметь очень низкий динамический выходной импеданс, чтобы выходное напряжение очень мало изменялось при изменении выходного тока. Кроме того, необходимо, чтобы у источников или стабилизаторов напряжения выходное напряжение как можно меньше зависело от напряжения питания. На рис. 8.8 приведён простой пример схемы, обладающий такими свойствами
8.1 Функциональные узлы аналоговых интегральных микросхем
123
В схеме (рис. 8.8) стабилитрон смещён источником тока I
0
. Изменение напряжения питания dU
ип вызовет небольшое изменение тока dI
0
= g
0
dU
ип
, где динамическая выходная проводимость источника тока.
Это приведёт к изменению тока через стабилитрон т dI
0
, что, в свою очередь, изменит падение напряжения на стабилизаторе на т R
диф
dI
cт
= R
диф
dI
0
=
= g
0
R
диф
dU
ип
, где R
диф
— дифференциальное сопротивление стабилитрона (R
диф
≈
≈ 2 ÷ 50 Ом).
ип
U
+
ип
U
+
U
K
0
I
VT1
VD
ст
U
вы х
U
Рис. 8.8 – Источник напряжения с подачей смещения через источник тока для ослабления влияния напряжения питания
Отношение изменения напряжения вы к изменению напряжения питания U
ип
:
dU
выx
dU
ип
=
dU
cт
dU
ип
= g
0
R
диф
.
(8.4)
Для примера, если R
диф
= 10 Ом, g
0
= 100 нСм, то dU
выx
/dU
ип
= 10
−6
, а это значит, что изменение напряжения питания на 1,0 В изменяет выходное напряжение всего лишь на 1 мкВ.
На рис. 8.9 показан источник напряжения, в котором падение напряжения между базой и эмиттером использовано как опорное.
Во многих случаях схему источника опорного напряжения используют для подачи напряжения на источник напряжения. Эту комбинацию схем называют стабилизатором напряжения. Стабилизатор напряжения сочетает низкий температурный коэффициент выходного напряжения ( TКH
U
выx
= вы ), низкий выходной импеданс (то есть хорошую стабильность по нагрузке) и хорошую линейную ста- билизацию.
Поскольку все электронные компоненты, используемые в схемах опорного напряжения, имеют некоторый ТКН, основные компоненты подбирают так, чтобы имели место компенсирующие эффекты, приводящие, по крайней мере, к ТКН = приданной температуре
Глава 8. Основные схемотехнические
структуры аналоговой интегральной микроэлектроники
ип
U
+
0
I
R1
R2
VT
вы х
U
в ых
I
Рис. 8.9 – Источник напряжения с использованием падения напряжения между базой и эмиттером как опорное напряжение
Схема источника опорного напряжения, определяемого шириной запрещённой зоны, представлена на рис. 8.10.
VT1
VT2 1
I
R1
VT3
R2
R3 2
I
3
I
вых
I
вых
U
0
I
Рис. 8.10 – Источник опорного напряжения, определяемого шириной запрещённой зоны полупроводника
Дифференциальные усилители. Интегральная линейная схемотехника основана на различных вариантах дифференциальных усилителей (ДУ). Широкое применение в ИМС дифференциальных каскадов объясняется тем, что дифференциальные каскады обладают целым рядом преимуществ, которые делают их практически незаменимыми функциональными узлами аналоговых ИМС.
Как известно, дифференциальные каскады представляют собой схемы с высоким коэффициентом подавления синфазного сигнала. Так как в схеме дифференциального каскада увеличение глубины обратной связи (для подавления синфазных помех) практически не сказывается назначении коэффициента усиления полезного сигнала, тов такой схеме можно обеспечить высокую стабильность режима по постоянному току. Это особенно важно для аналоговых ИМС, представляю
8.1 Функциональные узлы аналоговых интегральных микросхем
125
щих собой каскады с непосредственными связями. В таких ИМС нестабильность является основной причиной дрейфа выходного напряжения или тока.
В дифференциальном каскаде сравнительно просто можно осуществить сдвиг уровня выходного потенциала, что также облегчает решение проблемы каскадиро- вания при непосредственных связях. Не менее важным преимуществом дифференциальных каскадов является наличие двух входов и двух выходов, позволяющих строить инвертирующие и неинвертирующие усилители, сравнительно просто согласовывать цепи обратных связей, используя для этого соответствующие входы и выходы.
Преимущества дифференциальных каскадов особенно сильно проявляется в ИМС,
так как изготовление пары транзисторов на одной подложке в непосредственной близости друг от друга при помощи одного итого же цикла технологических операций позволяет формировать транзисторные структуры с идентичными параметрами, а, как известно, при этом условии дифференциальные каскады обладают почти идеальными характеристиками.
Дифференциальные усилители могут строиться на биполярных и полевых транзисторах по простым или усложнённым схемам.
На рис. 8.11, a представлена схема дифференциального усилителя на биполярных транзисторах. Выходом дифференциального каскада являются коллекторы транзисторов VT1, VT2. Схема относительно выхода симметрична. При этом для всех элементов (симметричных относительно выхода) дрейф будет полностью компенсирован, если элементы абсолютно одинаковы и с одинаковым дрейфом.
По этой же причине одинаковое изменение входных сигналов при одинаковой их полярности не будет приводить к изменениям выходного сигнала. Монолитный вариант схемы рис. 8.11, a) является базой для многочисленных разработок усилительных ИМС с дифференциальными выходами.
ДУ управляется разностью напряжений, которая приложена между его входами. Напряжение, определяемое формулой U
диф
= в. 1
− в. 2
, называется дифференциальным выходным напряжением. Синфазное входное напряжение определяется как среднеарифметическое двух входных напряжений, то есть:
U
cн
=
U
вx. 1
+ в. 2 Важным свойством дифференциального усилителя является его способность подавлять синфазный сигнал. Эта способность проявляется в том, что при подаче на входы дифференциального каскада одинаковых (синфазных) сигналов напряжение на выходе меняется весьма мало.
В практике использования дифференциального каскада нередко встречается случай, когда одни из входов (например, Вх. 2) заземляется, а на другой вход (например, Вх. 1) поступает сигнал. В этом случае благодаря действию резистора, включённого в эмиттерную цепь усилителя, разность напряжений на дифференциальном выходе схемы оказывается малой — подавление синфазного сигнала происходит ив этом случае. Подавление тем лучше, чем больше величина сопротивления резистора R1. Выполнение резистора большого сопротивления приводит к значительному расходу площади подложки ИМС и существенному увеличению мощности, рассеиваемой на резисторе. Поэтому резистор заменяют источником
структуры аналоговой интегральной микроэлектроники
ип
U
+
0
I
R1
R2
VT
вы х
U
в ых
I
Рис. 8.9 – Источник напряжения с использованием падения напряжения между базой и эмиттером как опорное напряжение
Схема источника опорного напряжения, определяемого шириной запрещённой зоны, представлена на рис. 8.10.
VT1
VT2 1
I
R1
VT3
R2
R3 2
I
3
I
вых
I
вых
U
0
I
Рис. 8.10 – Источник опорного напряжения, определяемого шириной запрещённой зоны полупроводника
Дифференциальные усилители. Интегральная линейная схемотехника основана на различных вариантах дифференциальных усилителей (ДУ). Широкое применение в ИМС дифференциальных каскадов объясняется тем, что дифференциальные каскады обладают целым рядом преимуществ, которые делают их практически незаменимыми функциональными узлами аналоговых ИМС.
Как известно, дифференциальные каскады представляют собой схемы с высоким коэффициентом подавления синфазного сигнала. Так как в схеме дифференциального каскада увеличение глубины обратной связи (для подавления синфазных помех) практически не сказывается назначении коэффициента усиления полезного сигнала, тов такой схеме можно обеспечить высокую стабильность режима по постоянному току. Это особенно важно для аналоговых ИМС, представляю
8.1 Функциональные узлы аналоговых интегральных микросхем
125
щих собой каскады с непосредственными связями. В таких ИМС нестабильность является основной причиной дрейфа выходного напряжения или тока.
В дифференциальном каскаде сравнительно просто можно осуществить сдвиг уровня выходного потенциала, что также облегчает решение проблемы каскадиро- вания при непосредственных связях. Не менее важным преимуществом дифференциальных каскадов является наличие двух входов и двух выходов, позволяющих строить инвертирующие и неинвертирующие усилители, сравнительно просто согласовывать цепи обратных связей, используя для этого соответствующие входы и выходы.
Преимущества дифференциальных каскадов особенно сильно проявляется в ИМС,
так как изготовление пары транзисторов на одной подложке в непосредственной близости друг от друга при помощи одного итого же цикла технологических операций позволяет формировать транзисторные структуры с идентичными параметрами, а, как известно, при этом условии дифференциальные каскады обладают почти идеальными характеристиками.
Дифференциальные усилители могут строиться на биполярных и полевых транзисторах по простым или усложнённым схемам.
На рис. 8.11, a представлена схема дифференциального усилителя на биполярных транзисторах. Выходом дифференциального каскада являются коллекторы транзисторов VT1, VT2. Схема относительно выхода симметрична. При этом для всех элементов (симметричных относительно выхода) дрейф будет полностью компенсирован, если элементы абсолютно одинаковы и с одинаковым дрейфом.
По этой же причине одинаковое изменение входных сигналов при одинаковой их полярности не будет приводить к изменениям выходного сигнала. Монолитный вариант схемы рис. 8.11, a) является базой для многочисленных разработок усилительных ИМС с дифференциальными выходами.
ДУ управляется разностью напряжений, которая приложена между его входами. Напряжение, определяемое формулой U
диф
= в. 1
− в. 2
, называется дифференциальным выходным напряжением. Синфазное входное напряжение определяется как среднеарифметическое двух входных напряжений, то есть:
U
cн
=
U
вx. 1
+ в. 2 Важным свойством дифференциального усилителя является его способность подавлять синфазный сигнал. Эта способность проявляется в том, что при подаче на входы дифференциального каскада одинаковых (синфазных) сигналов напряжение на выходе меняется весьма мало.
В практике использования дифференциального каскада нередко встречается случай, когда одни из входов (например, Вх. 2) заземляется, а на другой вход (например, Вх. 1) поступает сигнал. В этом случае благодаря действию резистора, включённого в эмиттерную цепь усилителя, разность напряжений на дифференциальном выходе схемы оказывается малой — подавление синфазного сигнала происходит ив этом случае. Подавление тем лучше, чем больше величина сопротивления резистора R1. Выполнение резистора большого сопротивления приводит к значительному расходу площади подложки ИМС и существенному увеличению мощности, рассеиваемой на резисторе. Поэтому резистор заменяют источником
Глава 8. Основные схемотехнические
структуры аналоговой интегральной микроэлектроники
постоянного тока (рис. 8.11, б. Источники тока, предназначенные для дифференциальных усилителей, обычно рассчитываются таким образом, чтобы их токи увеличивались с ростом температуры. Проводимость прямой передачи дифференциального усилителя обратно пропорциональна абсолютной температуре. Таким образом, изменения этих параметров имеют противоположные знаки и тем самым компенсируют друг друга, обеспечивая независимость крутизны от температуры.
а
б
ип
U
+
ип
U
-
VT1
VT2
R1
R2
Вх.1
Вх.2
Вых.1
Вых.2
R2
ип
U
+
ип
U
-
Вх.1
Вх.2
Вых.1
Вых.2
Рис. 8.11 – Симметричный дифференциальный усилитель (аи дифференциальный усилитель с источником постоянного тока (б)
Дифференциальный усилитель на биполярных транзисторах. Соотношения между токами и напряжениями симметричного дифференциального усилителя можно получить при рассмотрении схемы, представленной на рис. Предположим, что оба транзистора дифференциальной пары работают в активном режиме и что их базовые токи малы по сравнению стоками коллектора.
Для тока коллектора транзистора VT1 можно записать:
I
к1
= I
T 1
exp
(
U
бэ1 3
T
) где U
бэ1
, I
T 1
— напряжение база-эмиттер и обратный ток коллектора транзистора соответственно.
Аналогичное соотношение можно записать для тока коллектора транзистора к I
T 2
exp
(
U
бэ2 3
T
) При строго идентичных транзисторах I
T 1
= I
T 2
. В реальных схемах транзисторы и VT2, даже будучи выполненными на одном кристалле, всегда несколько
8.1 Функциональные узлы аналоговых интегральных микросхем
127
отличаются друг от друга [3], что приводит к появлению ЭДС смещениям. Для биполярных транзисторов м определяется разностью напряжений U
бэ первого) и второго (VT2) транзисторов дифференциальной пары и приближенно равна:
E
cм
≈ 3
T
ln
(
I
э1
I
э2
⋅
I
T 2
I
T 1
) где э, э эмиттерные токи транзисторов VT1 и VT2 соответственно.
ип
U
-
VT1
VT2
ип
U
+
1
вых
U
2
вых
U
1
к
I
2
к
I
1
вх
I
2
вх
I
1
вх
U
2
вх
U
1
бэ
U
2
бэ
U
выхд
U
0
I
1
к
R
2
к
R
Рис. 8.12 – Симметричный дифференциальный усилитель с нагрузочными резисторами
Обычно в дифференциальном каскаде э э, поэтому м определяется разбросом тепловых токов, обусловленных неиндентичностью площадей переходов и концентрацией примесей при изготовлении транзисторов:
E
cм
≈ 3
T
ln
(
I
T 2
I
T 1
) Величинам для планарных транзисторов составляет − 2) мВ и менее.
Используя выражение для ЭДС смещения, соотношение для тока I
к2
предста- вим в виде:
I
к2
= I
T 2
exp
(
U
бэ2 3
T
) = I
T 1
exp
(
U
бэ2
+ м) Поскольку к+ к I
0
, имеем I
T 1
[exp(
U
бэ1 3
T
) + exp (
U
бэ2
+ м откуда 1
=
I
0
exp
(
U
бэ1 3
T
) + exp (
U
бэ2
+ м
8.1 Функциональные узлы аналоговых интегральных микросхем
129
меньший — через другой. Однако нет такой точки, где весь ток протекал бы только через один транзистора другой был бы полностью закрыт.
Общий диапазон U
диф
дифференциального входного напряжения, необходимый для перераспределения тока дифференциального усилителя от к и к доки к называется переходным напряжением. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55мВ
T
j
2
-55мВ
T
j
2
-
1
к
I
2
к
I
(
)
мВ
,
см
диф
E
U
-
0 2
0 1
I
I
I
I
к
к
,
0,5 Рис. 8.13 – Передаточная характеристика дифференциального усилителя
Определим переходное напряжение. Когда к 0, и к 0, 1I
0
, можно записать+ exp
(
U
диф
− E
cм
3
T
)
,
то есть exp
(
U
диф
− м) = откуда U
диф
− м 3
T
ln9 = 25 ⋅ 10
−3
⋅ 2, 1972 ≈ 55мB.
Когда кто U
диф
− м) ≈ −55 мВ. Таким образом, ∆U
диф
= 110 мВ.
Выводы
Из соотношений для токов I
к1
и ка также из графиков I
к1
и кв зависимости от напряжения U
диф
, дифференциальный усилитель является нелинейным устройством. Однако в некоторой ограниченной области передаточной характеристики
I
к1
(U
диф
) или I
к2
(U
диф
) зависимость между токами и входным напряжением можно считать примерно линейной. На рис. 8.13 видно, что входные напряжения, при которых передаточная характеристика примерно линейна, лежат в пределах от значения (iUiдиф м) = до значения
(U
диф
− м) = +3
T
, следовательно, полный диапазон изменения входного напряжения равен примерно 2 3
T
структуры аналоговой интегральной микроэлектроники
постоянного тока (рис. 8.11, б. Источники тока, предназначенные для дифференциальных усилителей, обычно рассчитываются таким образом, чтобы их токи увеличивались с ростом температуры. Проводимость прямой передачи дифференциального усилителя обратно пропорциональна абсолютной температуре. Таким образом, изменения этих параметров имеют противоположные знаки и тем самым компенсируют друг друга, обеспечивая независимость крутизны от температуры.
а
б
ип
U
+
ип
U
-
VT1
VT2
R1
R2
Вх.1
Вх.2
Вых.1
Вых.2
R2
ип
U
+
ип
U
-
Вх.1
Вх.2
Вых.1
Вых.2
Рис. 8.11 – Симметричный дифференциальный усилитель (аи дифференциальный усилитель с источником постоянного тока (б)
Дифференциальный усилитель на биполярных транзисторах. Соотношения между токами и напряжениями симметричного дифференциального усилителя можно получить при рассмотрении схемы, представленной на рис. Предположим, что оба транзистора дифференциальной пары работают в активном режиме и что их базовые токи малы по сравнению стоками коллектора.
Для тока коллектора транзистора VT1 можно записать:
I
к1
= I
T 1
exp
(
U
бэ1 3
T
) где U
бэ1
, I
T 1
— напряжение база-эмиттер и обратный ток коллектора транзистора соответственно.
Аналогичное соотношение можно записать для тока коллектора транзистора к I
T 2
exp
(
U
бэ2 3
T
) При строго идентичных транзисторах I
T 1
= I
T 2
. В реальных схемах транзисторы и VT2, даже будучи выполненными на одном кристалле, всегда несколько
8.1 Функциональные узлы аналоговых интегральных микросхем
127
отличаются друг от друга [3], что приводит к появлению ЭДС смещениям. Для биполярных транзисторов м определяется разностью напряжений U
бэ первого) и второго (VT2) транзисторов дифференциальной пары и приближенно равна:
E
cм
≈ 3
T
ln
(
I
э1
I
э2
⋅
I
T 2
I
T 1
) где э, э эмиттерные токи транзисторов VT1 и VT2 соответственно.
ип
U
-
VT1
VT2
ип
U
+
1
вых
U
2
вых
U
1
к
I
2
к
I
1
вх
I
2
вх
I
1
вх
U
2
вх
U
1
бэ
U
2
бэ
U
выхд
U
0
I
1
к
R
2
к
R
Рис. 8.12 – Симметричный дифференциальный усилитель с нагрузочными резисторами
Обычно в дифференциальном каскаде э э, поэтому м определяется разбросом тепловых токов, обусловленных неиндентичностью площадей переходов и концентрацией примесей при изготовлении транзисторов:
E
cм
≈ 3
T
ln
(
I
T 2
I
T 1
) Величинам для планарных транзисторов составляет − 2) мВ и менее.
Используя выражение для ЭДС смещения, соотношение для тока I
к2
предста- вим в виде:
I
к2
= I
T 2
exp
(
U
бэ2 3
T
) = I
T 1
exp
(
U
бэ2
+ м) Поскольку к+ к I
0
, имеем I
T 1
[exp(
U
бэ1 3
T
) + exp (
U
бэ2
+ м откуда 1
=
I
0
exp
(
U
бэ1 3
T
) + exp (
U
бэ2
+ м
Глава 8. Основные схемотехнические
структуры аналоговой интегральной микроэлектроники
Подстановка выражения (8.10) для тока I
T в уравнение (8.6) для тока I
к1
даёт:
I
к1
=
I
0
exp
(
U
бэ1 3
T
)
exp
(
U
бэ1 3
T
) + exp(
U
бэ2
+ E
cм
3
T
)
.
(8.11)
Разделив числитель и знаменательна величину exp
(
U
бэ1 3
T
), получим:
I
к1
=
I
0 1
+ exp
(
U
бэ1
− U
бэ2
+ E
cм
3
T
)
.
(8.12)
Для тока I
к2
имеем:
I
к2
= I
T 2
exp
(
U
бэ2 3
T
) = I
T м) exp(
U
бэ2 3
T
) =
=
I
0
exp
(
U
бэ2
+ E
cм
3
T
)
exp
(
U
бэ1 3
T
) + exp(
U
бэ2
+ E
cм
3
T
)
,
(8.13)
то есть:
I
к2
=
I
0 1
+ exp
(
U
бэ1
− U
бэ2
− E
cм
3
T
)
.
(8.14)
Поскольку в U
бэ1
+ э ив U
бэ2
+ это U
бэ1
− U
бэ2
= в U
вx.2
Используя формулу для дифференциального входного напряжения
(U
диф
= в. 1
−
− в. 2
), выразим коллекторные токи транзисторов VT1 и VT2 через напряжение
U
диф в виде:
I
к1
=
I
0 1
+ exp
(
−U
диф
+ м 1
+ exp
(−
U
диф
− E
cм
3
T
)
,
(8.15)
I
к2
=
I
0 1
+ exp
(
U
диф
− E
cм
3
T
)
.
(8.16)
Графическое изображение токов к, I
к2
от
(U
диф
− м) даёт передаточную характеристику дифференциального усилителя рис. 8.13). Здесь коллекторные токи нормированы по отношению к току I
0
. Отметим, что если U
диф
= м, ток к I
0
/2. Другими словами, при U
диф
= м дифференциальный усилитель сбалансирован, то есть ток источника тока распределяется между двумя транзисторами дифференциальной пары поровну.
Из выражений (8.15), (8.16) для токов I
к1
и ка также из графиков передаточных характеристик дифференциального усилителя (рис. 8.13) видно, что, по мере того как напряжение U
диф изменяется в ту или другую сторону относительно нулевого потенциала, всё больший ток протекает через один транзистор и всё
структуры аналоговой интегральной микроэлектроники
Подстановка выражения (8.10) для тока I
T в уравнение (8.6) для тока I
к1
даёт:
I
к1
=
I
0
exp
(
U
бэ1 3
T
)
exp
(
U
бэ1 3
T
) + exp(
U
бэ2
+ E
cм
3
T
)
.
(8.11)
Разделив числитель и знаменательна величину exp
(
U
бэ1 3
T
), получим:
I
к1
=
I
0 1
+ exp
(
U
бэ1
− U
бэ2
+ E
cм
3
T
)
.
(8.12)
Для тока I
к2
имеем:
I
к2
= I
T 2
exp
(
U
бэ2 3
T
) = I
T м) exp(
U
бэ2 3
T
) =
=
I
0
exp
(
U
бэ2
+ E
cм
3
T
)
exp
(
U
бэ1 3
T
) + exp(
U
бэ2
+ E
cм
3
T
)
,
(8.13)
то есть:
I
к2
=
I
0 1
+ exp
(
U
бэ1
− U
бэ2
− E
cм
3
T
)
.
(8.14)
Поскольку в U
бэ1
+ э ив U
бэ2
+ это U
бэ1
− U
бэ2
= в U
вx.2
Используя формулу для дифференциального входного напряжения
(U
диф
= в. 1
−
− в. 2
), выразим коллекторные токи транзисторов VT1 и VT2 через напряжение
U
диф в виде:
I
к1
=
I
0 1
+ exp
(
−U
диф
+ м 1
+ exp
(−
U
диф
− E
cм
3
T
)
,
(8.15)
I
к2
=
I
0 1
+ exp
(
U
диф
− E
cм
3
T
)
.
(8.16)
Графическое изображение токов к, I
к2
от
(U
диф
− м) даёт передаточную характеристику дифференциального усилителя рис. 8.13). Здесь коллекторные токи нормированы по отношению к току I
0
. Отметим, что если U
диф
= м, ток к I
0
/2. Другими словами, при U
диф
= м дифференциальный усилитель сбалансирован, то есть ток источника тока распределяется между двумя транзисторами дифференциальной пары поровну.
Из выражений (8.15), (8.16) для токов I
к1
и ка также из графиков передаточных характеристик дифференциального усилителя (рис. 8.13) видно, что, по мере того как напряжение U
диф изменяется в ту или другую сторону относительно нулевого потенциала, всё больший ток протекает через один транзистор и всё
8.1 Функциональные узлы аналоговых интегральных микросхем
129
меньший — через другой. Однако нет такой точки, где весь ток протекал бы только через один транзистора другой был бы полностью закрыт.
Общий диапазон U
диф
дифференциального входного напряжения, необходимый для перераспределения тока дифференциального усилителя от к и к доки к называется переходным напряжением. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55мВ
T
j
2
-55мВ
T
j
2
-
1
к
I
2
к
I
(
)
мВ
,
см
диф
E
U
-
0 2
0 1
I
I
I
I
к
к
,
0,5 Рис. 8.13 – Передаточная характеристика дифференциального усилителя
Определим переходное напряжение. Когда к 0, и к 0, 1I
0
, можно записать+ exp
(
U
диф
− E
cм
3
T
)
,
то есть exp
(
U
диф
− м) = откуда U
диф
− м 3
T
ln9 = 25 ⋅ 10
−3
⋅ 2, 1972 ≈ 55мB.
Когда кто U
диф
− м) ≈ −55 мВ. Таким образом, ∆U
диф
= 110 мВ.
Выводы
Из соотношений для токов I
к1
и ка также из графиков I
к1
и кв зависимости от напряжения U
диф
, дифференциальный усилитель является нелинейным устройством. Однако в некоторой ограниченной области передаточной характеристики
I
к1
(U
диф
) или I
к2
(U
диф
) зависимость между токами и входным напряжением можно считать примерно линейной. На рис. 8.13 видно, что входные напряжения, при которых передаточная характеристика примерно линейна, лежат в пределах от значения (iUiдиф м) = до значения
(U
диф
− м) = +3
T
, следовательно, полный диапазон изменения входного напряжения равен примерно 2 3
T
Глава 8. Основные схемотехнические
1 ... 10 11 12 13 14 15 16 17 18