Файл: Лаба.doc

ВАРИАНТЫ ИНДИВИДУАЛЬНЫХ ЗАДАНИЙ

1. F = AB + BC + DEFG

2. ABC + CDE

3. A  (BC + DE) + FG

4. ABCD + EFGH

5. ABCDE

6. 

7. A + B + C + D

8. 

9. 

10. (A + B + C)  D

11. 

12. AB + CD(E + F)

13. 

14. 

15. 

16. 

17. (A + B)  (CD + EF)

18. 

19. 

20. 

21. 

ЗАДАНИЕ НА ЛАБОРАТОРНУЮ РАБОТУ № 3

Задание выполняется при помощи топологического чертежа КМДП БМК серии 1537 (рис.4).

1. Провести топологическое проектирование схемы, реализующей заданную в работе №2 логическую функцию с минимальными аппаратными затратами и максимальным быстродействием. Оценить площадь, занимаемую схемой, число используемых базовых ячеек.

2. Рассчитать величины паразитных емкостей и сопротивлений шин межсоединений для полученного топологического эскиза схемы. Расчет вести для самых длинных шин, если величины С_пар. меньше 20 фФ, а R_пар. - меньше 250 Ом (т.е. ), то вкладом задержек в шинах разводки в быстродействие схемы можно пренебречь. В ином случае, соответствующие емкости и сопротивления должны быть включены в электрическую схему для проведения моделирования переходных процессов в проектируемой схеме.

---

3. Провести расчет при помощи PSPICE переходных процессов в схеме с учетом паразитных RC- составляющих для окончательного топологического варианта схемы.

ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ

1. На топологическом чертеже БМК карандашом провести соединения для реализации электрической схемы. В данном БМК разрешены два слоя металлизации (см. Описание соответствующего БМК). Используемые контактные окна отмечаются, например, крестиком.

2. Рассчитать емкость и сопротивление наиболее длинной шины, пользуясь следующими данными:

 = 1 мкм, минимальная ширина Al- шины - 3,

средняя толщина межслойного изолирующего окисла d_{ок.изол} = 0,5 мкм, толщина

слоя поликремния d_Si* = 0.5 мкм, толщина 1-го слоя алюминия d_Al  0.5 мкм,

а второго (преимущественно для шин питания) - 1 мкм,

поверхностное сопротивление  ,  .

сопротивление шины легко рассчитать, вычислив число квадратов в шине n:

R = n, а емкость - зная полную площадь шины А = L x W, C = C₀ A,

, _ок = 3.9, ₀ = 8,8510^-14 ф/см.

3. Провести расчет переходных процессов в схеме при помощи PSPICE, подсоединив в соответствующие узлы паразитные R-C-элементы. Исходные данные для расчета:

U_ИП = 5 В, U_пор.n = 1.20.3 В, U_пор.р = -(1.30.3) В ,

размеры каналов транзисторов W = 30 мкм , L = 2мкм,

толщина подзатворного SiO2 d_{.SiO2подзатв} = 50 нм.

4. Входные импульсы логических сигналов могут быть идеальными, с нулевыми фронтами.

Наборы логических значений входных переменных подобрать таким образом, чтобы продемонстрировать наличие функциональных состязаний. Для симметричных схем с одинаковыми длинами цепей прохождения сигналов, состязания можно продемонстрировать при помощи несинхронной подачи входных переменных.

---

ТРЕБОВАНИЯ К ОТЧЕТУ.

Отчет по данной работе должен содержать:

1. Топологический чертеж логической схемы.

2. Результаты расчета паразитных емкостей и сопротивлений. Число использованных базовых ячеек и величину площади схемы (можно в единицах : A = (a х b).

3. Распечатку файла входной информации для PSPICE.

4. Распечатку переходного процесса в схеме с расчетом времен фронтов и задержек сигналов.

КОНТРОЛЬНЫЕ ВОПРОСЫ

1. Что такое «базовая ячейка», «библиотечная ячейка», «библиотечный узел» в БМК, для каких методов проектирования их чаще применяют?

2. Что такое восходящий и нисходящий способы проектирования ИС на БМК?

3. Как заполняется аттестационная таблица для БМК определенной серии?

4. Что такое функциональные состязания статического и динамического типа?

5. Как учитывать или избегать состязаний сигналов в схемах?

6. Как спроектировать схему с минимальными аппаратными затратами?

7. --«---«---»---»-- с максимальным быстродействием?

8. –«---«---»---»-- с минимальной площадью?

9. Какой способ моделирования схемы проведен в лабораторной работе:

синхронный или асинхронный, сквозной или событийный?

РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА

1. Пономарев М.Ф., Коноплев Б.Г. Базовые матричные кристаллы и программируемые логические матрицы. М., Высшая школа, 1987г.

---

Лабораторная работа № 4. Расчет параметров тестопригодности логической схемы.

Цель работы: изучение проблем, связанных с тестопригодностью ИС, расчет параметров тестопригодности на примере полузакзной цифровой ИС.

Теоретические сведения

Тестовое диагностирование – обнаружение неисправностей элементов ИС вследствие дефектов производства, эксплуатации или старения. Тестирование происходит по результату: проходит или не проходит сигнал.

Ремонтопригодность схем – это характеристика схем, включающая в себя диагностирование вида «поиск дефекта»: проверка исправности и локализация неисправности.

Неисправность может быть вызвана физическим дефектом, например, обрывом. Проявление неисправности характеризуется логическим состоянием схемы, например, типа зависания логического состояния. Поведение неисправностей адекватно отображается моделированием по логическим функциям: короткое замыкание (КЗ), проводное И, ИЛИ, обрыв (ХХ).

Тестопригодность – приспособленность схемы к обнаружению неисправностей, их локализации и реализации тестового диагностирования в пределах допустимых финансовых затрат. Нужно сокращать затраты в любом их перечисленных разделов: на ЭВМ, программы, время тестирования, обучения, обслуживания и т.д.

Первичные входы. (ПВх) – входы, чьими логическими состояниями можно непосредственно управлять.

Первичные выходы (Пвых) - выходы, которые можно непосредственно наблюдать.

Тест (тестовый набор) - определенное множество сигналов на ПВх и ожидаемых реакций на Пвых. Покрытие неисправностей – характеризует множество неисправностей, обнаруживаемых либо отдельным тестом либо их множеством.

Анализ тестопригодности по сиcтеме CAMELOT [1].

Количественные оценки тестопригодности могут быть проведены до генерации тестов и могут быть сделаны счетным или алгоритмическим способом.

Счетные оценки. Главное – идентифицировать особенности схемы, характеризующие тестопригодность. Эти характеристики задаются набором показателей. Подсчитывают показатели, ухудшающие и улучшающие тестопригодность, их комбинации дают оценку тестопригодности. В этой методике не обязательно использовать ЭВМ, возможно дать рекомендации на последнем этапе проектирования схемы, например, по секционированию, расположению контактных площадок, разъемов и т.д. Оценки достаточно грубые.

---

Алгоритмические оценки - реализуются программно, в основе лежит анализ топологии. Анализируется каждый узел, строятся сечения схемы по уровню тестопригодности (гистограммы), находят слабые места. Основными параметрами такого анализа являются управляемость и наблюдаемость.

Управляемость (CY) - это простота решений задач подачи теста в определенный узел.

Наблюдаемость (OY) – это реагирование на выходах подсхемы в заданном состоянии окружения.

Тестопригодность любого узла есть функция управляемости и наблюдаемости этого узла:

TY(узла) = CY(узла)OY(узла).

Управляемость.

В системе CAMELOT управляемость CY принимает относительные значения от 0 до 1.

Значение CY = 1 – максимальная величина параметра соответствует первичному входу: можно установить любое логическое состояние.

Значение CY = 0 - узел не может быть установлен в одно из двоичных состояний.

Остальные узлы характеризуются значениями CY между этими границами.

Теория передачи значений CY через элементы устройства.

Рассмотрим устройство.

Если входы управляются непосредственно, входы

то управляемость выходов должна отражать

способность устройства к установке на каждом выходы

выходе 0 или 1 по логической передаточной функции.

В общем случае управляемость входов может быть не 100%-ной, поэтому управляемость выходов должна учитывать и способность выполнять логическую функцию и значения управляемости входов:

СY (вых.узла) = CTF  f{ CY( вх. узлов)},

CTF – (controlability transfer factor) – коэффициент передачи управляемости устройства по данному выходу.

CTF – мера степени различия способности генерировать на данном выходе ” 1” от способности генерировать на данном выходе “ 0 “. Данный коэффициент зависит только от логической функции, реализуемой устройством:

---