Файл: Лабораторная работа 3 (Симулятор ПЛК Omron ZEN-10C1AR-A).pdf

31 

подачи на входы I0 или I2 логической 1 и при отсутствии сигнала на I1. В таблице 18 

приведены результаты пятого теста. 

Таблица 18 – Результаты пятого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

0 

Q0 

0 

I0 

1 

Q0 

1 

Q0 

1 

I1 

1 

I1 

0 

I2 

1 

I2 

0 

7.10 Вариант 10 

А)  Проверка  параллельного  подключения.  Схема  состоит  из  нормально 

разомкнутого входа I0, нормально разомкнутого входа I, подключённых параллельно, и 

выхода  Q0.  Выход  Q0  будет  активен,  если  I0  или  I1  будет  находиться  в  состоянии 

логической  единицы  (или  оба  входа  будут  активными).  В  таблице  19  приведены 

результаты четвёртого теста. 

Таблица 19 – Результаты четвёртого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

1 

Q0 

1 

I0 

1 

Q0 

1 

Q0 

1 

I1 

1 

I1 

0 

Б) Проверка смешанного подключения. Схема состоит из нормально разомкнутых 

входов  I0  и  I2,  подключённых  параллельно,  нормального  замкнутого  входа  I1, 

подключённого последовательно I0 и I2 и выхода Q0. Выход Q0 будет активен в случае 

подачи на входы I0 или I2 логической 1 и при отсутствии сигнала на I1. В таблице 20 

приведены результаты пятого теста. 

Таблица 20 – Результаты пятого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

0 

Q0 

0 

I0 

1 

Q0 

1 

Q0 

1 

I1 

1 

I1 

0 

I2 

1 

I2 

0 

32 

7.11 Вариант 11 

А)  Проверка  параллельного  подключения.  Схема  состоит  из  нормально 

разомкнутого входа I0, нормально разомкнутого входа I, подключённых параллельно, и 

выхода  Q0.  Выход  Q0  будет  активен,  если  I0  или  I1  будет  находиться  в  состоянии 

логической  единицы  (или  оба  входа  будут  активными).  В  таблице  21  приведены 

результаты четвёртого теста. 

Таблица 21 – Результаты четвёртого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

1 

Q0 

1 

I0 

1 

Q0 

1 

Q0 

1 

I1 

1 

I1 

0 

Б)  Проверка  смешанного  подключения.  Схема  состоит  из  последовательно 

соединенных  элементов  I1  с  параллельно  соединенными  элементами  I2,  I3  и  далее 

последовательно I4. Q3=1, если I1 и I4 является активным и один из входов I2, I3 (или 

оба) является неактивным. Результаты обоих тестов представлены в таблице 22. 

Таблица 22 – Результаты восьмого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I1 

1 

Q2 

1 

Q2 

1 

I1 

1 

Q2 

0 

Q2 

0 

I2 

0 

I2 

1 

I3 

1 

I3 

1 

I4 

1 

I4 

1 

7.12 Вариант 12 

А) Проверка смешанного подключения. Схема состоит из нормально разомкнутых 

входов  I0  и  I2,  подключённых  параллельно,  нормального  замкнутого  входа  I1, 

подключённого последовательно I0 и I2 и выхода Q0. Выход Q0 будет активен в случае 

подачи на входы I0 или I2 логической 1 и при отсутствии сигнала на I1. В таблице 23 

приведены результаты пятого теста. 

33 

Таблица 23 – Результаты пятого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

0 

Q0 

0 

I0 

1 

Q0 

1 

Q0 

1 

I1 

1 

I1 

0 

I2 

1 

I2 

0 

Б)  Проверка  смешанного  подключения.  Схема  состоит  из  последовательно 

соединенных  элементов  I1  с  параллельно  соединенными  элементами  I2,  I3  и  далее 

последовательно I4. Q3=1, если I1 и I4 является активным и один из входов I2, I3 (или 

оба) является неактивным. Результаты обоих тестов представлены в таблице 24. 

Таблица 24 – Результаты восьмого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I1 

1 

Q2 

1 

Q2 

1 

I1 

1 

Q2 

0 

Q2 

0 

I2 

0 

I2 

1 

I3 

1 

I3 

1 

I4 

1 

I4 

1 

7.13 Вариант 13 

А)  Проверка  включения  нормально  разомкнутого  контакта.  Схема  состоит  из 

нормально  разомкнутого  входа  I0  и  выхода  Q0.  При  подаче  сигнала  на  вход  выход 

должен становиться активным. В таблице 25 приведены результаты теста. 

Таблица 25 – Результаты первого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

1 

Q0 

1 

I0 

0 

Q0 

0 

Q0 

0 

Б)  Проверка  включения  нормально  замкнутого  контакта.  Схема  состоит  из 

нормально замкнутого  входа  I0 и выхода  Q0. Выход  Q0 будет активным если  I0 будет 

иметь значение логического 0 и неактивным – если I0 будет иметь значение логической 

1

. В таблице 26 приведены результаты второго теста. 

34 

Таблица 26 – Результаты второго теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

0 

Q0 

1 

Q0 

1 

I0 

1 

Q0 

0 

Q0 

0 

7.14 Вариант 14 

А)  Проверка  включения  нормально  разомкнутого  контакта.  Схема  состоит  из 

нормально  разомкнутого  входа  I0  и  выхода  Q0.  При  подаче  сигнала  на  вход  выход 

должен становиться активным. В таблице 27 приведены результаты теста. 

Таблица 27 – Результаты первого теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

1 

Q0 

1 

I0 

0 

Q0 

0 

Q0 

0 

Б)  Проверка  последовательного  подключения.  Схема  состоит  из  нормально 

разомкнутого  входа  I0,  нормально  разомкнутого  входа  I1,  подключённых 

последовательно, и выхода Q0. Выход Q0 будет активен, если I1 и I2 будут находиться в 

состоянии логической единицы. В таблице 28 приведены результаты третьего теста. 

Таблица 28 – Результаты третьего теста 

Входной набор 1 

Входной набор 2 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

1 

Q0 

1 

I0 

1 

Q0 

0 

Q0 

0 

I1 

1 

I1 

0 

7.15 Вариант 15* 

Проверка  таймеров.  Программа  состоит  из  нормально  разомкнутого  входа  I0, 

который запускает таймер задержки выключения T0 (установлен на три секунды), сигнал 

с которого поступает на выход Q0. Так же в схеме присутствует нормально разомкнутый 

вход I1, который сбрасывает таймер T0 при установки на нём логической 1. В таблице 29 

приведены результаты данного теста. 

35 

Таблица 29 – Результаты шестого теста 

Первая секунда теста 

Четвёртая секунда теста 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

1 

Q0 

1 

I0 

1 

Q0 

0 

Q0 

0 

I1 

0 

I1 

0 

T0 

1 

T0 

0 

7.16 Вариант 16* 

Проверка  счётчиков.  Программа  состоит  из  нормально  разомкнутого  входа  I0, 

который  при  установке  на  нём  логической  единицы  активирует  (в  данном  случае 

увеличивает  на  1)  счётчик  прямого  счёта  C0.  Тот  в  свою  очередь,  при  достижении 

предельного значения (5) устанавливает на выходе Q0 логическую единицу. Кроме того в 

схеме  присутствует  вход  I1,  который  сбрасывает  текущее  состояние  счётчика  C0  при 

установлении  на  нём  логической  1.  Результаты  тестирования  можно  видеть  ниже  в 

таблице 30. 

Таблица 30 – Результаты седьмого теста 

Первая установка единицы в I0 

Пятая установка единицы в I0 

Входы 

Выходы 

Входы 

Выходы 

Ожидаемое   Полученное 

Ожидаемое   Полученное 

I0 

1 

Q0 

0 

Q0 

0 

I0 

1 

Q0 

1 

Q0 

1 

I1 

0 

I1 

0 

С0 

0 

С0 

1 

7.17 Вариант 17* 

Схема теста представлена на рис. 33. 

Рисунок 33 – LAD-схема, тест 2